JPH02288724A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH02288724A JPH02288724A JP1111047A JP11104789A JPH02288724A JP H02288724 A JPH02288724 A JP H02288724A JP 1111047 A JP1111047 A JP 1111047A JP 11104789 A JP11104789 A JP 11104789A JP H02288724 A JPH02288724 A JP H02288724A
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- JP
- Japan
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- charging
- charge
- discharge
- output
- circuit
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- Pending
Links
- 238000007599 discharging Methods 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は容量への充放電時間を利用して信号を遅延させ
る遅延回路に関し、特に任意の遅延時間を選択すること
ができる遅延回路に関する。
る遅延回路に関し、特に任意の遅延時間を選択すること
ができる遅延回路に関する。
[従来の技術]
従来、この種の遅延回路として第4図に示す回路が知ら
れている。この遅延回路は、容量素子4+ (但しi
は1,2.・・・又はn)と、この容量素子4.に対し
て電荷の充放電を行う充放電用インバータ11と、次段
回路へ整形された信号を出力する出力インバータ51と
を一組とする単位遅延回路を入力端子6と出力端子8と
の間に直列に複数段接続して構成されている。そして、
直列に接続された各単位遅延回路の出力線が取り出され
、これら出力線にスイッチングトランジスタ2Iが介挿
されると共に、選択入力端子7に与えられる選択信号に
よって前記スイッチングトランジスタ2、を選択的に導
通させる選択回路3が設けられている。
れている。この遅延回路は、容量素子4+ (但しi
は1,2.・・・又はn)と、この容量素子4.に対し
て電荷の充放電を行う充放電用インバータ11と、次段
回路へ整形された信号を出力する出力インバータ51と
を一組とする単位遅延回路を入力端子6と出力端子8と
の間に直列に複数段接続して構成されている。そして、
直列に接続された各単位遅延回路の出力線が取り出され
、これら出力線にスイッチングトランジスタ2Iが介挿
されると共に、選択入力端子7に与えられる選択信号に
よって前記スイッチングトランジスタ2、を選択的に導
通させる選択回路3が設けられている。
この遅延回路においては、直列に接続された各単位遅延
回路から取り出される遅延出力を選択回路3で選択する
ことにより、任意の遅延時間を得ることできる。
回路から取り出される遅延出力を選択回路3で選択する
ことにより、任意の遅延時間を得ることできる。
[発明が解決しようとする課題]
しかしながら、上述した従来の遅延回路では、容量4.
と、それに電荷を充放電させる充放電用インバータ1.
及び出力インバータ5.からなる単位遅延回路を必要な
遅延時間分だけ直列に接続しなければならないため、レ
イアウト上、これら素子の占有面積が非常に大きくなっ
てしまい、集積化を図るうえでの障害となるという問題
点があった。また、従来の遅延回路では細かに遅延時間
を抑制することが困難であるという問題点があった。
と、それに電荷を充放電させる充放電用インバータ1.
及び出力インバータ5.からなる単位遅延回路を必要な
遅延時間分だけ直列に接続しなければならないため、レ
イアウト上、これら素子の占有面積が非常に大きくなっ
てしまい、集積化を図るうえでの障害となるという問題
点があった。また、従来の遅延回路では細かに遅延時間
を抑制することが困難であるという問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
回路の占有面積が小さく、遅延時間の制御が容易な遅延
回路を提供することを目的とする。
回路の占有面積が小さく、遅延時間の制御が容易な遅延
回路を提供することを目的とする。
[課題を解決するための手段]
本発明に係る遅延回路は、容量素子と、この容量素子に
対して充放電を行う並列接続された複数の充放電素子と
、これら各充放電素子と直列に接続されたスイッチ素子
と、選択入力信号に従って前記スイッチ素子を選択的に
導通させる選択回路とを具備したこと特徴とする。
対して充放電を行う並列接続された複数の充放電素子と
、これら各充放電素子と直列に接続されたスイッチ素子
と、選択入力信号に従って前記スイッチ素子を選択的に
導通させる選択回路とを具備したこと特徴とする。
[作用コ
本発明によれば、複数の充放電素子のうち選択された充
放電素子が、一つの容量素子に対して充放電を行う。従
って、充放電素子の駆動能力を異ならせたり、選択する
充放電素子の数を変化させる等の方法によって遅延時間
の制御を行うことができる。
放電素子が、一つの容量素子に対して充放電を行う。従
って、充放電素子の駆動能力を異ならせたり、選択する
充放電素子の数を変化させる等の方法によって遅延時間
の制御を行うことができる。
本発明においては、充放電素子とスイッチ素子のみが複
数段けられ、容量素子等の他の素子はこれら素子によっ
て共用されるようになっているので、回路の占有面積を
大幅に少なくすることがでる。
数段けられ、容量素子等の他の素子はこれら素子によっ
て共用されるようになっているので、回路の占有面積を
大幅に少なくすることがでる。
また、本発明においては、一つの容量素子への充放電電
流を変えることによって、遅延時間を制御するようにし
ているので、遅延時間の設定を容易に行うことができる
。
流を変えることによって、遅延時間を制御するようにし
ているので、遅延時間の設定を容易に行うことができる
。
[実施例コ
次に、添付の図面を参照して本発明の実施例について説
明する。
明する。
第1図は本発明の第1の実施例に係る遅延回路を示す回
路図である。並列接続された複数の充放電インバータI
I乃至1..は、駆動能力が夫々異なったもので、その
入力端が入力端子8に共通接続されている。これら充放
電インバータ11乃至1nには、夫々の出力側に直列に
スイッチングトランジスタ2.乃至2゜が接続されてい
る。これらスイッチングトランジスタ21乃至2□の出
力側は共通接続されており、その共通接続点と接地端子
との間には容量4が接続されている。更に、上記共通接
続点は出力インバータ5の入力端に接続され、出力イン
バータ5の出力端は出力端子8に接続されている。
路図である。並列接続された複数の充放電インバータI
I乃至1..は、駆動能力が夫々異なったもので、その
入力端が入力端子8に共通接続されている。これら充放
電インバータ11乃至1nには、夫々の出力側に直列に
スイッチングトランジスタ2.乃至2゜が接続されてい
る。これらスイッチングトランジスタ21乃至2□の出
力側は共通接続されており、その共通接続点と接地端子
との間には容量4が接続されている。更に、上記共通接
続点は出力インバータ5の入力端に接続され、出力イン
バータ5の出力端は出力端子8に接続されている。
一方、選択回路3は選択信号入力端子7を介して入力さ
れる選択信号に基づいて、スイッチングトランジスタ2
I乃至2nのうちのいずれか一つを導通状態に制御する
。
れる選択信号に基づいて、スイッチングトランジスタ2
I乃至2nのうちのいずれか一つを導通状態に制御する
。
次に、このように構成された本実施例の遅延回路の動作
について説明する。
について説明する。
選択信号入力端子7を介して例えばスイッチングトラン
ジスタ21を選択する選択信号が入力されると、スイッ
チングトランジスタ21がオン状態、他のスイッチング
トランジスタ2□乃至2、がオフ状態となる。このため
、入力端子6に入力される入力信号が立ち下がると、充
放電インバータ1.1及びスイッチングトランジスタ2
1を介して容量4に電荷が充電され、更に、入力信号が
立ち上がると容量4において蓄積された電荷がスイッチ
ングトランジスタ2□及び充放電インバータ11を介し
て放電される。出力インバータ5は、この充放電に伴う
入力端子の電位変化が所定のスレッシ日ルドに達した時
点で出力を反転させるので容量4への充放電時間に対応
した遅延出力を出力端子8から得ることができる。
ジスタ21を選択する選択信号が入力されると、スイッ
チングトランジスタ21がオン状態、他のスイッチング
トランジスタ2□乃至2、がオフ状態となる。このため
、入力端子6に入力される入力信号が立ち下がると、充
放電インバータ1.1及びスイッチングトランジスタ2
1を介して容量4に電荷が充電され、更に、入力信号が
立ち上がると容量4において蓄積された電荷がスイッチ
ングトランジスタ2□及び充放電インバータ11を介し
て放電される。出力インバータ5は、この充放電に伴う
入力端子の電位変化が所定のスレッシ日ルドに達した時
点で出力を反転させるので容量4への充放電時間に対応
した遅延出力を出力端子8から得ることができる。
第2図は本実施例の回路の原理を示した回路図である。
各充放電インバータ11乃至1□を構成するPチャネル
MO8)ランジスタの導通抵抗をR11乃至R□、同じ
くNチャネルMO8)ランジスタの導通抵抗をR□2乃
至Rf12、スイッチングトランジスタ21乃至2゜の
導通抵抗をrとすると、充電時間は第2図(a)に示す
ように、選択されたスイッチS+ (iは1,2.・
・・又はn)と直列に接続されている抵抗R+t、r及
び容量Cによって決定される。また、放電時間は、同図
(b)に示すように、選択されたスイッチSlに直列に
接続されている抵抗R,□、r及び容ff1Cによって
決定される。従って、抵抗R11乃至Rn11R+2乃
至Rn2の値が夫々異なる値となるように、MOSトラ
ンジスタのチャネル幅及びチャネル長を設定しておけば
種々の遅延時間を設定するこ七が可能になる。そして、
この回路においては、容量素子が一つであることから容
量全体が回路に占める面積は少なく、この結果、回路全
体の占有面積を少なくすることができる。
MO8)ランジスタの導通抵抗をR11乃至R□、同じ
くNチャネルMO8)ランジスタの導通抵抗をR□2乃
至Rf12、スイッチングトランジスタ21乃至2゜の
導通抵抗をrとすると、充電時間は第2図(a)に示す
ように、選択されたスイッチS+ (iは1,2.・
・・又はn)と直列に接続されている抵抗R+t、r及
び容量Cによって決定される。また、放電時間は、同図
(b)に示すように、選択されたスイッチSlに直列に
接続されている抵抗R,□、r及び容ff1Cによって
決定される。従って、抵抗R11乃至Rn11R+2乃
至Rn2の値が夫々異なる値となるように、MOSトラ
ンジスタのチャネル幅及びチャネル長を設定しておけば
種々の遅延時間を設定するこ七が可能になる。そして、
この回路においては、容量素子が一つであることから容
量全体が回路に占める面積は少なく、この結果、回路全
体の占有面積を少なくすることができる。
第3図は本発明の第2の実施例に係る遅延回路の原理を
示す回路図である。
示す回路図である。
この実施例の回路は、第1図における充放電インバータ
1.乃至1nが全て同一の駆動能力を持っており、選択
回路3により、必要な数だけの充放電インバータ11乃
至1nを動作させるようにしたものである。
1.乃至1nが全て同一の駆動能力を持っており、選択
回路3により、必要な数だけの充放電インバータ11乃
至1nを動作させるようにしたものである。
いま、充放電インバータ1.乃至1fiを構成するPチ
ャネルMOSトランジスタ及びNチャネルMoSトラン
ジスタの導通抵抗を夫々R,,R2とすると、充電時間
は、抵抗R++rをオンになったスイッチSL+32+
・・・又はS、、の数mで割った値と、容量Cとによ
って決定され、放電時間は抵抗R2+rをオンになった
スイッチの数mで割った値と容量Cとによって決定され
る。
ャネルMOSトランジスタ及びNチャネルMoSトラン
ジスタの導通抵抗を夫々R,,R2とすると、充電時間
は、抵抗R++rをオンになったスイッチSL+32+
・・・又はS、、の数mで割った値と、容量Cとによ
って決定され、放電時間は抵抗R2+rをオンになった
スイッチの数mで割った値と容量Cとによって決定され
る。
このように、本実施例においては、抵抗値がm分の1で
決まるため、第1の実施例よりも更に遅延時間の制御が
容易になるという利点がある。
決まるため、第1の実施例よりも更に遅延時間の制御が
容易になるという利点がある。
[発明の効果コ
以上説明したように、本発明は容量を充放電する複数の
充放電素子を任意に選択して共通の容量を充放電するよ
うにしたので、回路全体を小型化することができ、レイ
アウト上での占有面積を小さくできると共に、容易に遅
延時間の制御を行うことができるという効果がある。
充放電素子を任意に選択して共通の容量を充放電するよ
うにしたので、回路全体を小型化することができ、レイ
アウト上での占有面積を小さくできると共に、容易に遅
延時間の制御を行うことができるという効果がある。
第1図は本発明の第1の実施例に係る遅延回路の回路図
、第2図は第1図の回路の等価回路図、第3図は本発明
の第2の実施例に係る遅延回路の等価回路図、第4図は
従来の遅延回路の回路図である。 11乃至1n;充放電インバータ、21乃至2、、;ス
イッチングトランジスタ、3;選択回路、4;容量、5
;出力インバータ、6;入力端子、7;選択信号入力端
子、8;出力端子 1、〜1n; 11イ〉バーヴ
、第2図は第1図の回路の等価回路図、第3図は本発明
の第2の実施例に係る遅延回路の等価回路図、第4図は
従来の遅延回路の回路図である。 11乃至1n;充放電インバータ、21乃至2、、;ス
イッチングトランジスタ、3;選択回路、4;容量、5
;出力インバータ、6;入力端子、7;選択信号入力端
子、8;出力端子 1、〜1n; 11イ〉バーヴ
Claims (1)
- (1)容量素子と、この容量素子に対して充放電を行う
並列接続された複数の充放電素子と、これら各充放電素
子と直列に接続されたスイッチ素子と、選択入力信号に
従って前記スイッチ素子を選択的に導通させる選択回路
とを具備したこと特徴とする遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1111047A JPH02288724A (ja) | 1989-04-28 | 1989-04-28 | 遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1111047A JPH02288724A (ja) | 1989-04-28 | 1989-04-28 | 遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02288724A true JPH02288724A (ja) | 1990-11-28 |
Family
ID=14551060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1111047A Pending JPH02288724A (ja) | 1989-04-28 | 1989-04-28 | 遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02288724A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08293770A (ja) * | 1995-04-20 | 1996-11-05 | Nec Corp | 半導体遅延回路 |
US5801559A (en) * | 1995-09-06 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
US5912569A (en) * | 1997-09-22 | 1999-06-15 | Cypress Semiconductor Corp. | Methods, circuits and devices for improving crossover performance and/or monotonicity, and applications of the same in a universal serial bus (USB) low speed output driver |
US7653123B1 (en) | 2004-09-24 | 2010-01-26 | Cypress Semiconductor Corporation | Dynamic data rate using multiplicative PN-codes |
-
1989
- 1989-04-28 JP JP1111047A patent/JPH02288724A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08293770A (ja) * | 1995-04-20 | 1996-11-05 | Nec Corp | 半導体遅延回路 |
US5801559A (en) * | 1995-09-06 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
US5912569A (en) * | 1997-09-22 | 1999-06-15 | Cypress Semiconductor Corp. | Methods, circuits and devices for improving crossover performance and/or monotonicity, and applications of the same in a universal serial bus (USB) low speed output driver |
US7653123B1 (en) | 2004-09-24 | 2010-01-26 | Cypress Semiconductor Corporation | Dynamic data rate using multiplicative PN-codes |
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