JPS6227813A - 位相同期方式 - Google Patents
位相同期方式Info
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- JPS6227813A JPS6227813A JP60167199A JP16719985A JPS6227813A JP S6227813 A JPS6227813 A JP S6227813A JP 60167199 A JP60167199 A JP 60167199A JP 16719985 A JP16719985 A JP 16719985A JP S6227813 A JPS6227813 A JP S6227813A
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- circuit
- operation clock
- basic operation
- clock generation
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G—PHYSICS
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- Synchronisation In Digital Transmission Systems (AREA)
- Multi Processors (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、基本動作クロックで動作する複数の装置を含
むシステムにおいて、各装置間の基本動作クロックの位
相を一致させるための位相同期方式に関する。
むシステムにおいて、各装置間の基本動作クロックの位
相を一致させるための位相同期方式に関する。
従来1例えばマルチプロセッサシステムにおいては、一
般に各中央処理袋を動作させる基本動作クロックを、各
中央処理装置に共通的に設けた基本動作クロック作成部
で作成し、各中央処理装置に供給することで中央処理装
置間の同期をとっていた。第4図はその構成例であり、
発振器1から供給されるシステムクロックにより、基本
動作クロック作成部20が各中央処理装置30を動作さ
せる基本動作クロックを作成し、各中央処理装置30に
供給する例を示している。
般に各中央処理袋を動作させる基本動作クロックを、各
中央処理装置に共通的に設けた基本動作クロック作成部
で作成し、各中央処理装置に供給することで中央処理装
置間の同期をとっていた。第4図はその構成例であり、
発振器1から供給されるシステムクロックにより、基本
動作クロック作成部20が各中央処理装置30を動作さ
せる基本動作クロックを作成し、各中央処理装置30に
供給する例を示している。
このような構成は、共通部である基本動作クロック作成
部の規模を小さくするために採られたももであるが、集
積回路技術の進展に伴い、物理的な大きさを決定する要
因が論理規模ばかりでなく。
部の規模を小さくするために採られたももであるが、集
積回路技術の進展に伴い、物理的な大きさを決定する要
因が論理規模ばかりでなく。
入出力端子数に依存する傾向が大きくなると、第4図で
例示した構成では、基本動作クロックを各部に分配する
必要上、基本動作クロック作成部20の出力端子数が、
基本動作クロックの供給を受ける中央処理装置30の数
により決まってしまい、基本動作クロック作成部20の
物理的小規模化の限界が規定され、システムとしての小
型化の阻害要因になると共に、更にはコスト増の要因と
なる怒れも出てくる。
例示した構成では、基本動作クロックを各部に分配する
必要上、基本動作クロック作成部20の出力端子数が、
基本動作クロックの供給を受ける中央処理装置30の数
により決まってしまい、基本動作クロック作成部20の
物理的小規模化の限界が規定され、システムとしての小
型化の阻害要因になると共に、更にはコスト増の要因と
なる怒れも出てくる。
このような欠点を取り除くための一つの方策として1例
えば第5図に示すように、中央処理装置対応に基本動作
クロック作成部を設ける構成が考えられる。第5図は、
例えば中央処理ユニット2においては、基本動作クロッ
ク作成部21が発振器1のシステムクロックにより中央
処理袋[22の基本動作クロックを作成し、該中央処理
装置22に供給することを示している。他の中央処理ユ
ニットについても同様である。
えば第5図に示すように、中央処理装置対応に基本動作
クロック作成部を設ける構成が考えられる。第5図は、
例えば中央処理ユニット2においては、基本動作クロッ
ク作成部21が発振器1のシステムクロックにより中央
処理袋[22の基本動作クロックを作成し、該中央処理
装置22に供給することを示している。他の中央処理ユ
ニットについても同様である。
第5図のような構成を採れば、基本動作クロック作成部
からは、自分の中央処理ユニット内の中央処理装置にの
み基本動作クロックを供給すれば良いことになり、該中
央処理ユニット内での最適化が可能となり、入出力端子
数の削減に伴いシステムとしての小型化、更にはVLS
I化の推進が容易となる。また、中央処理ユニットを
単位としたビルディングブロック構成を採れば、マルチ
プロセッサシステムに適するばかりでなく、シングルプ
ロセッサシステムからマルチプロセッサシステムへの拡
張も容易となり、同一のハード構成で。
からは、自分の中央処理ユニット内の中央処理装置にの
み基本動作クロックを供給すれば良いことになり、該中
央処理ユニット内での最適化が可能となり、入出力端子
数の削減に伴いシステムとしての小型化、更にはVLS
I化の推進が容易となる。また、中央処理ユニットを
単位としたビルディングブロック構成を採れば、マルチ
プロセッサシステムに適するばかりでなく、シングルプ
ロセッサシステムからマルチプロセッサシステムへの拡
張も容易となり、同一のハード構成で。
幅の広い計算機ラインアップが可能となる。
しかしながら、第5図に示したような構成を採る場合に
は、中央処理装置間の同期をとるため。
は、中央処理装置間の同期をとるため。
基本動作クロック相互間の位相同期のとり方が問題とな
る。
る。
第5図に示したような同一周期の基本動作クロックで動
作する複数の装置を含むシステムに於いて、該装置間の
基本動作クロックの位相を合わせる方法としては、例え
ば特開昭59−1239号公報に示されるように、2つ
の装置の基本動作クロックについてその位相差を検出す
る手段を設け、該位相差検出手段の出力で一方の基本動
作クロック発生手段に対する入力を停止することにより
他方の基本動作クロックを遅延させ、相互の位相間、
係を順次遷移させ、最終的に基本動作クロック相互の
位相を合わせる方法が知られている。しかしながら、こ
の方法は、各装置間の基本動作クロックの位相差を検出
する必要上、システムを構成する装置数により位相糸検
出手段の構成が異なり、また、装置数が多くなるに従っ
て位相差検出手段が複雑になる傾向がある。更に位相関
係を順次遷移させて同期をとるため、基本動作クロック
が低速であったり、或いは散発的に発生したりするよう
な場合に同期がとれるまでに時間がかかる等の傾向もあ
る。
作する複数の装置を含むシステムに於いて、該装置間の
基本動作クロックの位相を合わせる方法としては、例え
ば特開昭59−1239号公報に示されるように、2つ
の装置の基本動作クロックについてその位相差を検出す
る手段を設け、該位相差検出手段の出力で一方の基本動
作クロック発生手段に対する入力を停止することにより
他方の基本動作クロックを遅延させ、相互の位相間、
係を順次遷移させ、最終的に基本動作クロック相互の
位相を合わせる方法が知られている。しかしながら、こ
の方法は、各装置間の基本動作クロックの位相差を検出
する必要上、システムを構成する装置数により位相糸検
出手段の構成が異なり、また、装置数が多くなるに従っ
て位相差検出手段が複雑になる傾向がある。更に位相関
係を順次遷移させて同期をとるため、基本動作クロック
が低速であったり、或いは散発的に発生したりするよう
な場合に同期がとれるまでに時間がかかる等の傾向もあ
る。
本発明の目的は、基本動作クロックで動作する複数の装
置を含むシステムにおいて、該システムを構成する装置
数に依存することなく迅速に装置間の同期をとる手段を
提供することにある。
置を含むシステムにおいて、該システムを構成する装置
数に依存することなく迅速に装置間の同期をとる手段を
提供することにある。
本発明は装置対応に基本動作クロック作成部を設けると
共に、各装置の基本動作クロック作成部を縦続に接続し
、前段の基本動作クロック作成部では、当該基本動作ク
ロックの特定状態毎に同期用信号を作成して後段の基本
動作クロック作成部に供給し、後段の基本動作クロック
作成部では、前段基本動作クロック作成部からの前記同
期用信号を制御信号として当該基本動作クロックを特定
状態に設定することにより、各装置の基本動作クロック
相互の位相を合わせることを特徴とするものである。
共に、各装置の基本動作クロック作成部を縦続に接続し
、前段の基本動作クロック作成部では、当該基本動作ク
ロックの特定状態毎に同期用信号を作成して後段の基本
動作クロック作成部に供給し、後段の基本動作クロック
作成部では、前段基本動作クロック作成部からの前記同
期用信号を制御信号として当該基本動作クロックを特定
状態に設定することにより、各装置の基本動作クロック
相互の位相を合わせることを特徴とするものである。
以下、本発明の一実施例を第1図乃至第3図により説明
する。
する。
第1図は本発明の一実施例のブロック図であり、2つの
中央処理ユニットからなるシステムに本発明を適用した
場合を示している。
中央処理ユニットからなるシステムに本発明を適用した
場合を示している。
中央処理ユニット2は、基本動作クロック作成部21と
中央処理装置22から構成され、基本動作クロック作成
部21は、発振器lのシステムクロックから該基本動作
クロック作成部21内で使用する基本動作クロックを作
成する基本クロツク作成回路211.前記基本クロック
から基本動作クロックを作成する基本動作クロック作成
回路212、基本動作クロック作成部間の同期をとるた
めの同期用信号を作成する同期用信号作成回路213、
該同期用信号を出力する同期用信号出力端子215.後
述する制御信号に基づいて基本クロック作成回路211
を特定の状態に設定する位相同期回路214、該制御信
号を入力する制御信号入力端子216から構成されてい
る。同様に、中央処理ユニット3は基本動作クロック作
成部31と中央処理装置32から構成され、基本動作ク
ロック作成部31は基本クロック作成回路311゜基本
動作クロック作成回路312、同期用信号作成回路31
3、同期用信号出力端子315、位相同期回路314、
制御信号入力端子316から構成されている。
中央処理装置22から構成され、基本動作クロック作成
部21は、発振器lのシステムクロックから該基本動作
クロック作成部21内で使用する基本動作クロックを作
成する基本クロツク作成回路211.前記基本クロック
から基本動作クロックを作成する基本動作クロック作成
回路212、基本動作クロック作成部間の同期をとるた
めの同期用信号を作成する同期用信号作成回路213、
該同期用信号を出力する同期用信号出力端子215.後
述する制御信号に基づいて基本クロック作成回路211
を特定の状態に設定する位相同期回路214、該制御信
号を入力する制御信号入力端子216から構成されてい
る。同様に、中央処理ユニット3は基本動作クロック作
成部31と中央処理装置32から構成され、基本動作ク
ロック作成部31は基本クロック作成回路311゜基本
動作クロック作成回路312、同期用信号作成回路31
3、同期用信号出力端子315、位相同期回路314、
制御信号入力端子316から構成されている。
第1図では、中央処理ユニット2の基本動作クロック作
成部21が基本動作クロック相互の位相同期を行うマス
ク側、中央処理ユニット3の基本動作クロック作成部3
1がスレーブ側となる場合を示している。即ち、マスク
側の基本動作クロック作成部21の同期用信号出力端子
215とスレーブ側の基本動作クロック作成部31の制
御信号入力端子316とを接続することにより、マスク
側の基本クロック作成回路211のタイミングに基すい
て同期用信号作成回路213で作成された同期用信号を
、スレーブ側の位相同期回路314が制御信号として受
信し、基本クロック作成回路311を所定の状態に設定
する。この動作により、スレーブ側の基本クロック作成
回路311の状態がマスク側の基本クロック作成回路2
11の状態と同一になれば、両者の位相同期が確立され
たことになる。而して、マスク側の基本クロック作成回
路211の出力からスレーブ側の基本クロック作成回路
311に状態設定信号が入力されるまでには、同期用信
号作成回路2131位相同期回路314、及び、同期用
信号出力端子215と制御信号入力端子316とを接続
する配線パターンが存在するので、これらの要素を考慮
して状態設定信号を作成すれば良いことになる。
成部21が基本動作クロック相互の位相同期を行うマス
ク側、中央処理ユニット3の基本動作クロック作成部3
1がスレーブ側となる場合を示している。即ち、マスク
側の基本動作クロック作成部21の同期用信号出力端子
215とスレーブ側の基本動作クロック作成部31の制
御信号入力端子316とを接続することにより、マスク
側の基本クロック作成回路211のタイミングに基すい
て同期用信号作成回路213で作成された同期用信号を
、スレーブ側の位相同期回路314が制御信号として受
信し、基本クロック作成回路311を所定の状態に設定
する。この動作により、スレーブ側の基本クロック作成
回路311の状態がマスク側の基本クロック作成回路2
11の状態と同一になれば、両者の位相同期が確立され
たことになる。而して、マスク側の基本クロック作成回
路211の出力からスレーブ側の基本クロック作成回路
311に状態設定信号が入力されるまでには、同期用信
号作成回路2131位相同期回路314、及び、同期用
信号出力端子215と制御信号入力端子316とを接続
する配線パターンが存在するので、これらの要素を考慮
して状態設定信号を作成すれば良いことになる。
なお、第1図に於いては、基本動作クロック作成回路と
同期用信号作成回路、即ち、212と213及び312
と313を別ブロックとして表現しであるが、両ブロッ
クを一体化した構成でも問題なく、また、同期用信号と
して基本動作クロックを利用する構成でも問題ないこと
は明白である。
同期用信号作成回路、即ち、212と213及び312
と313を別ブロックとして表現しであるが、両ブロッ
クを一体化した構成でも問題なく、また、同期用信号と
して基本動作クロックを利用する構成でも問題ないこと
は明白である。
位相同期回路214.314と基本クロック作成回路2
11,311や、基本クロック作成回路211.311
と基本動作クロック作成回路212゜312についても
同様のことが言える。更に、同期用信号作成回路213
.313の入力を基本動作クロック作成回路212.3
12の入力側からとっているが、例えば、基本動作クロ
ック作成回路212.312の出力側からとる構成でも
問題ないことも明白である。
11,311や、基本クロック作成回路211.311
と基本動作クロック作成回路212゜312についても
同様のことが言える。更に、同期用信号作成回路213
.313の入力を基本動作クロック作成回路212.3
12の入力側からとっているが、例えば、基本動作クロ
ック作成回路212.312の出力側からとる構成でも
問題ないことも明白である。
次に、第2図と第3図を用いて本発明の一実施例の動作
をより詳細に説明する。第2図は、第1図に於いて、マ
スタ/スレーブ側の基本クロック作成回路211,31
1を4ビツトカウンタ411.51で、マスク側の同期
用信号作成回路213をアンドゲート42で、スレーブ
側の位相同期回路314をエツジトリガタイプのブリッ
プフロップ53で構成した場合を示している。なお、第
2図では動作説明に直接関係する部分のみを示し、第1
図におけるマスク側の位相同期回路214やスレーブ側
の同期用信号作成回路313.及び、マスタ/スレーブ
側の基本動作クロック作成回路212.312は省略し
である。第3図は位相同期がとれる時点の第2同各部の
動作を説明するためのタイムチャートである。
をより詳細に説明する。第2図は、第1図に於いて、マ
スタ/スレーブ側の基本クロック作成回路211,31
1を4ビツトカウンタ411.51で、マスク側の同期
用信号作成回路213をアンドゲート42で、スレーブ
側の位相同期回路314をエツジトリガタイプのブリッ
プフロップ53で構成した場合を示している。なお、第
2図では動作説明に直接関係する部分のみを示し、第1
図におけるマスク側の位相同期回路214やスレーブ側
の同期用信号作成回路313.及び、マスタ/スレーブ
側の基本動作クロック作成回路212.312は省略し
である。第3図は位相同期がとれる時点の第2同各部の
動作を説明するためのタイムチャートである。
マスク側の基本クロック作成回路211を構成する4ビ
ツトカウンタ41は発振器lから供給されるシステムク
ロックによりカウント動作を行う。
ツトカウンタ41は発振器lから供給されるシステムク
ロックによりカウント動作を行う。
同期用信号作成回路213を構成するアンドゲート42
は、前記カウンタ41のカウント値II 14 IIで
パルス(同期用信号)を発生すべく構成されている。尚
、該アンドゲート42の入力側の丸印は否定論理を表現
するものである。カウンタ41のカウント値II l
411で発生した同期用信号は制御信号としてスレーブ
側の位相同期回路314に送られる。該位相同期回路3
14では、それを構成するエツジトリガタイプのフリッ
プフロップ53が。
は、前記カウンタ41のカウント値II 14 IIで
パルス(同期用信号)を発生すべく構成されている。尚
、該アンドゲート42の入力側の丸印は否定論理を表現
するものである。カウンタ41のカウント値II l
411で発生した同期用信号は制御信号としてスレーブ
側の位相同期回路314に送られる。該位相同期回路3
14では、それを構成するエツジトリガタイプのフリッ
プフロップ53が。
素子遅延及び配線遅延等で遅延時間を持って送られてき
た前記同期用信号を、前記カウンタ41のカウント値″
15″′、即ち、■マスタクロック遅れたタイミングで
保持・出力する。このようにして前記カウンタ41のカ
ウント値It 15 $1のタイミングで発生した信号
は、スレーブ側の基本クロック作成回路311の状態設
定用信号として該基本クロック作成回路311を構成す
る4ビツトカウンタ51のロード端子に供給される。こ
の状態設定用信号は素子遅延等及び配線遅延等で遅延時
間が生じ、結局、前記カウンタ41のカウント値″0′
″のタイミングで、スレーブ側の基本クロック作成回路
311を構成する4ビツトカウンタ51は該カウンタ5
1のデータ入力DO〜3に設定された値41071に初
期設定される。第3図の矢印が前記カウンタ51を11
071に初期設定する時点を示している。
た前記同期用信号を、前記カウンタ41のカウント値″
15″′、即ち、■マスタクロック遅れたタイミングで
保持・出力する。このようにして前記カウンタ41のカ
ウント値It 15 $1のタイミングで発生した信号
は、スレーブ側の基本クロック作成回路311の状態設
定用信号として該基本クロック作成回路311を構成す
る4ビツトカウンタ51のロード端子に供給される。こ
の状態設定用信号は素子遅延等及び配線遅延等で遅延時
間が生じ、結局、前記カウンタ41のカウント値″0′
″のタイミングで、スレーブ側の基本クロック作成回路
311を構成する4ビツトカウンタ51は該カウンタ5
1のデータ入力DO〜3に設定された値41071に初
期設定される。第3図の矢印が前記カウンタ51を11
071に初期設定する時点を示している。
以上のようにして、マスタ側のカウンタ41のカウント
値が′0″の時点でスレーブ側のカウンタ51も0″に
ロードされるため、第3図で示した矢印より前の時点で
スレーブ側のカウンタ51のカウント値がどのような値
であろうとも、該矢印の時点でマスク側とスレーブ側の
同期がとれることになる。しかも、以上の同期動作はマ
スク側で同期用信号が発生すれば即座に実施されるため
。
値が′0″の時点でスレーブ側のカウンタ51も0″に
ロードされるため、第3図で示した矢印より前の時点で
スレーブ側のカウンタ51のカウント値がどのような値
であろうとも、該矢印の時点でマスク側とスレーブ側の
同期がとれることになる。しかも、以上の同期動作はマ
スク側で同期用信号が発生すれば即座に実施されるため
。
同期引込み動作の迅速性も保証されることになる。
第1図は中央処理ユニットが2と3の2台からなる場合
であるが、3台の場合は、中央処理ユニット3の基本動
作クロック作成部31をマスタ側として、その同期用作
成回路313で作成した同期用信号を端子315により
、後段の中央処理ユニットにおける基本動作クロック作
成部の位相同期回路に供給するようにすればよい。或い
は、中央処理ユニット2をシステム全体のマスタとして
、その同期用信号作成回路213で作成した同期用信号
を端子215により、後段即ち3台目以降の中央処理ユ
ニットにおける基本動作クロック作成部の位相同期回路
に、中央処理ユニット3に対して同様に供給すればよい
。もちろん、これら2つの方法を組み合わせることも可
能である。いずれの場合でも、以下、同様にして、任意
の数の装置からなるシステムに適用することが可能であ
る。
であるが、3台の場合は、中央処理ユニット3の基本動
作クロック作成部31をマスタ側として、その同期用作
成回路313で作成した同期用信号を端子315により
、後段の中央処理ユニットにおける基本動作クロック作
成部の位相同期回路に供給するようにすればよい。或い
は、中央処理ユニット2をシステム全体のマスタとして
、その同期用信号作成回路213で作成した同期用信号
を端子215により、後段即ち3台目以降の中央処理ユ
ニットにおける基本動作クロック作成部の位相同期回路
に、中央処理ユニット3に対して同様に供給すればよい
。もちろん、これら2つの方法を組み合わせることも可
能である。いずれの場合でも、以下、同様にして、任意
の数の装置からなるシステムに適用することが可能であ
る。
また、同期用信号作成回路と位相同期回路の数は。
基本動作クロックの供給を受ける装置の数と必ずしも一
致する必要のないことも容易に理解されるところである
。即ち、上記前者の方法に於いては、初段装置の位相同
期回路及び最終段装置の同期用信号作成回路は必須では
なく、上記後者の方法に於いては、前段即ちマスク側の
位相同期回路及び後段即ちスレーブ側の同期用信号作成
回路は必須ではない。
致する必要のないことも容易に理解されるところである
。即ち、上記前者の方法に於いては、初段装置の位相同
期回路及び最終段装置の同期用信号作成回路は必須では
なく、上記後者の方法に於いては、前段即ちマスク側の
位相同期回路及び後段即ちスレーブ側の同期用信号作成
回路は必須ではない。
以上述べたように、本発明によれば、独立に作成した複
数の装置の基本動作クロックを迅速に。
数の装置の基本動作クロックを迅速に。
かつ装置の数によらない回路構成で同期化することがで
きるため、装置の増設が低コストで、か?容易に実現で
きるという効果がある。
きるため、装置の増設が低コストで、か?容易に実現で
きるという効果がある。
第1図は本発明の一実施例のブロック図、第2図は第1
図における主要部分の詳細図、第3図は第2図の動作を
説明するためのタイミングチャート、第4図及び第5図
は従来の構成例を示す図である。 ■・・・発振器、 2,3・・・中央処理ユニット、
21.31・・・基本動作クロック。 22.32・・・中央処理装置、 211.311・・・基本クロック作成回路、212.
312・・・基本動作クロック作成回路、213.31
3・・・同期用信号作成回路、214.314・・・位
相同期回路。 第 1 図 第 4 図 第 5t11 手続ネ1目正書(方式) 昭和60年11月7日 昭和60年特許願第167199号 −2、発明の名称 位相同期方式 3、補正をする者 事件との関係 出願人 住所 東京都千代田区神田駿河台四丁目6番地名称
(510) 株式会社 日立製作所代表者 三
田勝茂 4、代理人 5、補正命令の日付 昭和60年10月9日(発送日 昭和60年10月29
B)6、補正の対象 図 面 7、補正の内容 第2図を別紙の通りに補正する。 8、添付書類の目録
図における主要部分の詳細図、第3図は第2図の動作を
説明するためのタイミングチャート、第4図及び第5図
は従来の構成例を示す図である。 ■・・・発振器、 2,3・・・中央処理ユニット、
21.31・・・基本動作クロック。 22.32・・・中央処理装置、 211.311・・・基本クロック作成回路、212.
312・・・基本動作クロック作成回路、213.31
3・・・同期用信号作成回路、214.314・・・位
相同期回路。 第 1 図 第 4 図 第 5t11 手続ネ1目正書(方式) 昭和60年11月7日 昭和60年特許願第167199号 −2、発明の名称 位相同期方式 3、補正をする者 事件との関係 出願人 住所 東京都千代田区神田駿河台四丁目6番地名称
(510) 株式会社 日立製作所代表者 三
田勝茂 4、代理人 5、補正命令の日付 昭和60年10月9日(発送日 昭和60年10月29
B)6、補正の対象 図 面 7、補正の内容 第2図を別紙の通りに補正する。 8、添付書類の目録
Claims (1)
- (1)入力クロックにより基本動作クロックを作成する
手段と該基本動作クロックで動作する手段とからなる装
置を複数個有するシステムにおいて、各装置の基本動作
クロック作成手段を縦続に接続し、前段の基本動作クロ
ック作成手段では当該基本動作クロックの特定状態毎に
同期用信号を作成して後段の基本動作クロック手段作成
に供給し、後段の基本動作クロック作成手段では、前段
基本動作クロック作成手段からの前記同期用信号を制御
信号として当該基本動作クロックを特定状態に設定する
ことにより、各装置の基本動作クロック相互の位相を合
せることを特徴とする位相同期方式。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63268020A (ja) * | 1987-04-27 | 1988-11-04 | Hitachi Ltd | 情報処理装置 |
JPH02305028A (ja) * | 1989-05-18 | 1990-12-18 | Yokogawa Electric Corp | A/d変換装置 |
EP0473903A2 (en) * | 1990-09-05 | 1992-03-11 | International Business Machines Corporation | Single phase clock distribution circuit for providing clock signals to multiple chip integrated circuit systems |
JP2015173414A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社デンソー | 電子制御装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5359727A (en) * | 1987-04-27 | 1994-10-25 | Hitachi, Ltd. | Clock generator using PLL and information processing system using the clock generator |
JPH0630094B2 (ja) * | 1989-03-13 | 1994-04-20 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセツサ・システム |
KR930001922B1 (ko) * | 1989-08-28 | 1993-03-20 | 가부시기가이샤 히다찌세이사꾸쇼 | 데이터 처리장치 |
US5432944A (en) * | 1991-08-05 | 1995-07-11 | Motorola, Inc. | Data processing system having a dynamically enabled input synchronizer for selectively minimizing power consumption |
US5734877A (en) * | 1992-09-09 | 1998-03-31 | Silicon Graphics, Inc. | Processor chip having on-chip circuitry for generating a programmable external clock signal and for controlling data patterns |
US5418934A (en) * | 1993-09-30 | 1995-05-23 | Intel Corporation | Synchronizing chained distributed digital chronometers by the use of an echo signal |
GB9325418D0 (en) * | 1993-12-13 | 1994-02-16 | Boc Group Plc | Method and apparatus for producing iron |
US5450458A (en) * | 1994-08-05 | 1995-09-12 | International Business Machines Corporation | Method and apparatus for phase-aligned multiple frequency synthesizer with synchronization window decoder |
JP3561792B2 (ja) * | 1995-09-06 | 2004-09-02 | 株式会社ルネサステクノロジ | クロック発生回路 |
GB2348327B (en) | 1999-02-18 | 2003-02-19 | Sgs Thomson Microelectronics | Clock skew removal appartus |
US6763474B1 (en) * | 2000-08-03 | 2004-07-13 | International Business Machines Corporation | System for synchronizing nodes in a heterogeneous computer system by using multistage frequency synthesizer to dynamically adjust clock frequency of the nodes |
JP2003099152A (ja) * | 2001-09-21 | 2003-04-04 | Konica Corp | 信号制御装置 |
FI113113B (fi) | 2001-11-20 | 2004-02-27 | Nokia Corp | Menetelmä ja laite integroitujen piirien ajan synkronoimiseksi |
US7010712B1 (en) * | 2002-10-28 | 2006-03-07 | Lsi Logic Corporation | Method and system for synchronizing serial data streams in multiple-port design |
JP5446496B2 (ja) * | 2009-06-17 | 2014-03-19 | 株式会社リコー | 情報処理装置、画像形成装置および情報処理方法 |
JP5431907B2 (ja) * | 2009-12-18 | 2014-03-05 | ラピスセミコンダクタ株式会社 | 同期処理システム及び半導体集積回路 |
JP6155719B2 (ja) * | 2013-03-15 | 2017-07-05 | セイコーエプソン株式会社 | 同期計測システム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59127164A (ja) * | 1983-01-12 | 1984-07-21 | Hitachi Ltd | マルチシステムの同期化装置 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3435424A (en) * | 1967-03-03 | 1969-03-25 | Burroughs Corp | Synchronizing system |
FR1587572A (ja) * | 1968-10-25 | 1970-03-20 | ||
US3761889A (en) * | 1972-02-24 | 1973-09-25 | Foxboro Co | Computer directed process control system with analog input multiplexer |
FR2159150A1 (ja) * | 1972-11-30 | 1973-06-15 | Materiel Telephonique | |
NL7309770A (nl) * | 1973-07-13 | 1975-01-15 | Bell Telephone Mfg | Besturingsinrichting. |
US4099241A (en) * | 1973-10-30 | 1978-07-04 | Telefonaktiebolaget L M Ericsson | Apparatus for facilitating a cooperation between an executive computer and a reserve computer |
US4021784A (en) * | 1976-03-12 | 1977-05-03 | Sperry Rand Corporation | Clock synchronization system |
DE2853523C2 (de) * | 1978-12-12 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Dezentrale Erzeugung von Taktsteuersignalen |
US4428044A (en) * | 1979-09-20 | 1984-01-24 | Bell Telephone Laboratories, Incorporated | Peripheral unit controller |
US4386401A (en) * | 1980-07-28 | 1983-05-31 | Sperry Corporation | High speed processing restarting apparatus |
US4393501A (en) * | 1981-02-26 | 1983-07-12 | General Electric Company | Line protocol for communication system |
US4414676A (en) * | 1981-03-31 | 1983-11-08 | Motorola, Inc. | Signal synchronization system |
US4503490A (en) * | 1981-06-10 | 1985-03-05 | At&T Bell Laboratories | Distributed timing system |
US4545030A (en) * | 1982-09-28 | 1985-10-01 | The John Hopkins University | Synchronous clock stopper for microprocessor |
SE435011B (sv) * | 1982-12-30 | 1984-08-27 | Ellemtel Utvecklings Ab | Sett och anordning i ett telekommunikationssystem vid aktivering av abonnentterminaler |
JPS59230348A (ja) * | 1983-06-13 | 1984-12-24 | Nissan Motor Co Ltd | ネットワ−クシステム |
US4551836A (en) * | 1983-06-22 | 1985-11-05 | Gte Automatic Electric Incorporated | Cross-copy arrangement for synchronizing error detection clock signals in a duplex digital system |
US4674036A (en) * | 1984-11-23 | 1987-06-16 | Gte Communication Systems Corporation | Duplex controller synchronization circuit for processors which utilizes an address input |
DE3572232D1 (en) * | 1985-05-07 | 1989-09-14 | Itt Ind Gmbh Deutsche | Monolithic digital integrated circuit |
-
1985
- 1985-07-29 JP JP60167199A patent/JPS6227813A/ja active Granted
-
1986
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- 1986-07-29 CN CN86105693.0A patent/CN1005367B/zh not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59127164A (ja) * | 1983-01-12 | 1984-07-21 | Hitachi Ltd | マルチシステムの同期化装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63268020A (ja) * | 1987-04-27 | 1988-11-04 | Hitachi Ltd | 情報処理装置 |
JPH02305028A (ja) * | 1989-05-18 | 1990-12-18 | Yokogawa Electric Corp | A/d変換装置 |
EP0473903A2 (en) * | 1990-09-05 | 1992-03-11 | International Business Machines Corporation | Single phase clock distribution circuit for providing clock signals to multiple chip integrated circuit systems |
JP2015173414A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社デンソー | 電子制御装置 |
Also Published As
Publication number | Publication date |
---|---|
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CN1005367B (zh) | 1989-10-04 |
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