JP3678570B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パルス信号の発生技術において所望のデューティのパルス信号を得るために用いられる半導体集積回路に関し、特にデューティが50パーセントのパルス信号を出力する半導体集積回路に関する。
【0002】
【従来の技術】
従来、半導体技術において、所望のデューティのパルス信号を得るための種々の手段が提案されている。この種の従来技術として、例えば特開昭60−217722号公報に開示されたパルス信号発生回路がある。図13は同公報に記載された半導体集積回路の構成を示すブロック図、図14は当該半導体集積回路の出力パルス信号の波形図である。図13を参照すると、当該従来技術による半導体集積回路は、遅延時間t1の遅延路L1と遅延時間t2の遅延路L2とを直列に接続して遅延時間t1+t2の遅延路L0を構成する。そして、遅延路L0の出力をインバータ1302で論理反転し、論理和回路1301を介して遅延路L0の入力に帰還させる。また、遅延路L0の中間タップ点、すなわち遅延路L1の出力もインバータ1303で論理反転して論理和回路1301を介して遅延路L0の入力に帰還させる。これにより、遅延時間tlの遅延ループと遅延時間tl+t2の遅延ループが形成される。
【0003】
次に、上記のように構成された従来の半導体集積回路の動作について説明する。上述したように、2つの遅延ループを伝達して循環する論理信号(パルス信号)は、論理和回路1301によって1つの論理信号にされてから遅延路L0の入力に戻されるようになっている。つまり、互いに遅延時間の異なる2種類の遅延ループを循環する信号を干渉させ合いながら発振動作を行ない、そうして発信されるパルス信号が出力される。この結果、2つの遅延時間t1とt2とを操作することにより、出力パルス信号のデューティ、すなわちtm=t1とtm=t1+t2との比を制御して所望のデューティを得る。
【0004】
また、この種の他の従来技術として、例えば特開昭63−237610号公報に開示された半導体集積回路がある。図15は同公報に記載された半導体集積回路の構成を示すブロック図、図16は図15のデューティ判定回路の構成を示すブロック図である。図15及び図16を参照すると、当該従来技術による半導体集積回路は、入力信号と当該入力信号を遅延した遅延信号とを、排他的論理和演算により逓倍した逓倍信号を得る排他的論理和回路1501と、遅延量の異なる複数個の遅延回路1502と、排他的論理和回路1501の出力を固定のデューティ値とするために遅延回路1502の遅延量の変化方向を指定する判定信号を出力するデューティ判定回路1503と、デューティ判定回路1503の判定信号を入力して指定された遅延量の変化方向にしたがって遅延回路1502の遅延量を切り換える選択器1504とを備える。
【0005】
次に、上記のように構成された従来の半導体集積回路の動作について説明する。本従来技術において、入力信号と遅延信号とから排他的論理和回路1501により得られる逓倍信号の正のパルス幅は、遅延量により決定される。デューティ判定回路1503は、排他的論理和回路から出力される逓倍信号の正のパルス幅と負のパルス幅とを電圧として検出し、当該パルス幅が予め定められた値になるように遅延量を切り替えることによりデューティを調節することができる。これにより、入力信号を逓倍した出力信号のデューティを所望の値に設定することができる。
【0006】
【発明が解決しようとする課題】
しかし、上述した従来技術において、特開昭60−217722号公報に開示された従来の半導体集積回路は、動作周波数の下限が制限されるという欠点があった。その理由は、回路構成がリング発振器となっているため、回路を構成する遅延素子の遅延時間を長くするとパルス信号の波形がなまってしまい、ノイズが発生して誤動作を起こす原因となるからである。
【0007】
また、当該従来の半導体集積回路は、回路動作が安定し、入力信号の周期より長い時間停止した後、入力信号の入力を再開した場合に、当該入力信号を直ちに追従することができないという欠点があった。その理由は、半導体集積回路の回路構成がリング発振器となっているからである。
【0008】
同様に、特開昭63−237610号公報に開示された従来の半導体集積回路は、回路動作が安定し、入力信号の周期より長い時間停止した後、入力信号の入力を再開した場合に、当該入力信号を直ちに追従することができないという欠点があった。その理由は、デューティ判定手段において積分回路を用いているからである。
【0009】
さらに、当該従来の半導体集積回路は、入力信号と遅延信号の内のいずれか一方を出力するため、入力信号を逓倍した出力信号しか得られないという欠点があった。また、入力信号のデューティが50パーセントの時以外は、出力信号のデューティが50パーセントにならないという欠点があった。
【0010】
本発明の目的は、入力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが異なっていても、出力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とを等しくすることができる半導体集積回路を提供することにある。
【0011】
また、本発明の他の目的は、入力信号の周期と出力信号の周期とを等しくすることができる半導体集積回路を提供することにある。
【0012】
【課題を解決するための手段】
上記の目的を達成する本発明は、入力信号の波形を整形して出力する半導体集積回路において、入力されるパルス幅制御信号に応じて、前記入力信号のパルス幅を調節して出力するパルス幅変換手段と、前記パルス幅変換手段の出力信号を、入力される遅延量制御信号に応じて遅延させて出力する遅延制御手段と、前記パルス幅変換手段の出力信号の立ち下がりエッジを検出し、前記遅延制御手段の出力信号の立ち上がりエッジを検出し、前記パルス幅変換手段の出力信号の立ち下がりエッジと、当該立ち下がりエッジの直前の立ち上がりエッジが前記遅延制御手段により遅延されて出力された立ち上がりエッジとの位相差が小さくなるように、前記パルス幅変換手段を制御する第1の位相制御手段と、前記パルス幅変換手段の出力信号の立ち上がりエッジを検出し、前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相差を比較し、前記パルス幅変換手段の出力信号の立ち上がりエッジと、当該立ち上がりエッジの直前の立ち下がりエッジが前記遅延制御手段により遅延されて出力された立下りエッジとの位相差が小さくなるように、前記遅延制御手段を制御する第2の位相制御手段を備え、前記第1の位相制御手段は、前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相を比較する位相比較手段と、前記パルス幅変換手段を制御するため前記パルス幅制御信号を生成する制御信号生成手段を備え、前記第2の位相制御手段は、前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相を比較する位相比較手段と、前記遅延制御手段を制御するための前記遅延量制御信号を生成する制御信号生成手段を備え、前記入力信号のパルス幅を周期の1/2に整形した前記パルス幅変換手段または前記遅延制御手段の出力信号を出力することを特徴とする。
【0013】
請求項2の本発明の半導体集積回路は、前記パルス幅変換手段の出力と前記遅延制御手段の入力との間に設けられ、前記パルス幅変換手段の出力信号を一定時間だけ遅延させるバッファ手段をさらに備えたことを特徴とする。
【0014】
請求項3の本発明の半導体集積回路は、前記パルス幅変換手段の入力側に設けられ、前記入力信号を入力し位相を制御して前記パルス幅変換手段に出力し、かつ前記バッファ手段の出力信号をフィードバック入力信号として入力するPLL回路をさらに備えたことを特徴とする。
【0015】
請求項4の本発明の半導体集積回路は、前記パルス幅変換手段が、前記第1の位相制御手段の制御により遅延量を変化させる可変遅延手段と、入力信号と前記可変遅延手段の出力信号との論理積を演算して出力する論理積手段と、入力信号と前記可変遅延手段の出力信号との論理和を演算して出力する論理和手段と、前記第1の位相制御手段の制御にしたがって、前記論理積手段の出力信号または前記論理和手段の出力信号のいずれか一方を選択的に出力する選択手段とを備えることを特徴とする。
【0016】
請求項5の本発明の半導体集積回路は、前記遅延制御手段が、予め設定された遅延量を持つ遅延選択回路を、複数個直列に接続して備え、前記遅延選択回路が、前記第2の位相制御手段の制御にしたがって、入力信号をそのまま出力するか、または前記遅延量だけ遅延して出力することを特徴とする。
【0017】
請求項6の本発明の半導体集積回路は、前記遅延選択回路が、入力信号を一定時間だけ遅延させるバッファ手段と、前記第2の位相制御手段の制御にしたがって、入力信号または前記バッファ手段の出力信号のいずれか一方を選択的に出力する選択手段とを備えることを特徴とする。
【0019】
【発明の実施の形態】
以下、本発明の実施例について図面を参照して詳細に説明する。
【0020】
図1は、本発明の第1の実施形態による半導体集積回路の構成を示すブロック図である。図1を参照すると、本実施形態の半導体集積回路は、入力信号のパルス幅を変化させるパルス幅変換回路10と、入力信号を任意の遅延量で遅延させる遅延制御回路20と、パルス幅変換回路10及び遅延回路20を制御する2つの位相制御回路30、40とを備える。図示のように、パルス幅変換回路10の出力は、遅延制御回路20の入力に接続されると共に、パルス幅変換回路10を制御する第1の位相制御回路30の立ち下がりエッジを検出する端子、及び遅延制御回路20を制御する第2の位相制御回路40の立ち上がりエッジを検出するための端子に接続されている。また、遅延制御回路20の出力は、第1の位相制御回路30の立ち上がりエッジを検出するための端子、及び第2の位相制御回路40の立ち下がりエッジを検出するための端子に接続されている。そして、第1の位相制御回路30の制御出力がパルス幅変換回路10の選択入力に接続され、第2の位相制御回路40の制御出力が遅延制御回路10の選択入力に接続されている。なお、図1には本実施形態における特徴的な構成のみを記載し、他の一般的な構成については記載を省略してある。
【0021】
図4は、パルス幅変換回路10の構成を示すブロック図である。図4を参照すると、パルス幅変換回路10は、入力端子51から入力した入力信号を遅延させて出力する可変遅延回路11と、当該入力信号及び可変遅延回路11の出力信号の論理積演算を行う論理積回路12と、当該入力信号及び可変遅延回路11の出力信号の論理和演算を行う論理和回路13と、論理積回路12の出力信号及び論理和回路13の出力信号を入力していずれか一方を選択的に出力端子52から出力する選択器14とを備える。可変遅延回路11は、制御信号s5により遅延量を設定することができる。論理積回路12は、入力端子51から入力した入力信号と可変遅延回路11により遅延された信号s1とを論理積演算することにより、信号のハイレベルにおけるパルス幅が可変遅延回路11の遅延量だけ狭くなった出力信号s2を出力する。論理和回路13は、入力端子51から入力した入力信号と可変遅延回路11により遅延された信号s1とを論理和演算することにより、信号のハイレベルにおけるパルス幅が可変遅延回路11の遅延量だけ広くなった出力信号s3を出力する。選択器14は、選択信号s4により制御されて論理積回路12の出力信号s2と論理和回路13の出力信号s3のいずれかを出力端子52から出力する。したがって、図5の波形図に示すように、可変遅延回路11による遅延量を調節し、選択信号s4を切り換えることによって、パルス幅変換回路10の出力信号におけるパルス幅を任意に変更することができる。選択信号s4及び制御信号s5は第1の位相制御回路30から送られる。
【0022】
図6は、遅延制御回路20の構成を示すブロック図である。図6を参照すると、遅延制御回路20は、選択的に入力信号を遅延しまたはそのまま出力する遅延選択回路21を複数個直列に接続してある。図6に示す例では、遅延選択回路21を3個接続している。そして、例えば遅延選択回路21bの遅延量を遅延選択回路21aの遅延量の2倍とし、遅延選択回路21cの遅延量を遅延選択回路21bの2倍として、各遅延選択回路21a〜21cを個別に制御することにより、きめ細かい遅延量の設定を行うことができる。なお、遅延選択回路21の接続個数及び遅延量は、図示の例に限るものではなく、必要に応じて任意に設定することができる。
【0023】
遅延選択回路21は、例えば図7に示すように、バッファ回路22と選択器23との組合せで実現できる。図7を参照すると、遅延選択回路21に入力された信号s9は2つに分岐され、一方はそのまま選択器23に入力され、他方はバッファ回路22に入力される。そしてバッファ回路22の出力信号s10が選択器23に入力される。選択信号s12を切り換えることにより、入力信号またはバッファ回路22の出力信号の一方が選択されて出力される(s11)。遅延選択回路21の動作を示す図8の波形図を参照すると、選択信号s12がローレベルであれば、入力信号s9が遅延選択回路21の出力信号s11として出力され、選択信号s12がハイレベルであれば、バッファ回路22の出力信号s10が遅延選択回路21の出力信号s11として出力される。このようにして、遅延選択回路21において信号を遅延させるかどうかを選択することができる。また、バッファ回路22の記憶容量により遅延量を設定することができる。
【0024】
図9は第1、第2の位相制御回路30、40のシンボル図である。第1、第2の位相制御回路30、40は、例えば図10に示すように、位相比較回路31とアップダウンカウンタ回路32とを組み合わせて実現できる。図10を参照すると、位相比較回路31は、パルス信号の立ち上がりエッジを検出するための端子33及びパルス信号の立ち下がりエッジを検出するための端子34から信号を入力して位相を比較し、位相進みs13及び位相遅れs14を出力する。アップダウンカウンタ回路32は、位相比較回路31から出力された位相進みs13または位相遅れs14に基づいてパルス幅変換回路10または遅延制御回路20の制御信号を出力する。これにより、第1の位相制御回路30においては、入力信号の位相差が小さくなるようにパルス幅変換回路10を制御し、第2の位相制御回路40においては、入力信号の位相差が小さくなるように遅延制御回路20を制御する。
【0025】
次に、本実施形態の動作について説明する。入力端子51から入力したパルス信号は、パルス幅変換回路10においてパルス幅を変更された後、遅延制御回路20に送られ、遅延時間を制御されて出力される。また、パルス幅変換回路10及び遅延制御回路20の出力は、第1、第2の位相制御回路30、40を介してパルス幅変換回路10及び遅延制御回路20にフィードバックされる。これにより、端子52、53、54において、ハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが等しい、デューティが50パーセントのパルス信号を得ることができる。
【0026】
図2は入力信号のハイレベルにおけるパルス幅が狭い場合の本実施形態の動作を示す波形図、図3は入力信号のハイレベルにおけるパルス幅が広い場合の本実施形態の動作を示すの波形図である。第1の位相制御回路30において入力信号の位相差が小さくなるようにパルス幅変換回路10を制御することにより、端子52から得られる信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが等しくなっている。また、第2の第1の位相制御回路30において入力信号の位相差が小さくなるように遅延制御回路20を制御することにより、端子54から得られる信号は、ハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが等しく、かつ端子52から得られる信号を反周期分遅延した状態となっている。
【0027】
また、入力端子51における入力信号の周期をT、端子52から得られる信号のハイレベルにおけるパルス幅をtw、遅延制御回路20による遅延時間をtdとすると、端子52から得られる信号の立ち下がりエッジと端子54から得られる信号の立ち上がりエッジとの位相差がなく、かつ端子52から得られる信号の立ち上がりエッジと端子54から得られる信号の立ち下がりエッジとの位相差がない場合は、
T=tw+td
tw=td
が成り立ち、
T=tw+td=2tw
となるから、
tw=T/2
となり、パルス幅twが周期Tの1/2、すなわち入力信号に対してデューティが50パーセントのパルス信号を得ることができる。
【0028】
図11は、本発明の第2の実施形態による半導体集積回路の構成を示すブロック図である。図11を参照すると、本実施形態の半導体集積回路は、入力信号のパルス幅を変化させるパルス幅変換回路10と、入力信号を任意の遅延量で遅延させる遅延制御回路20と、パルス幅変換回路10及び遅延回路20を制御する2つの位相制御回路30、40と、パルス幅変換回路10の出力信号を一定時間だけ遅延させて遅延制御回路20へ送るバッファ回路70とを備える。本実施形態において、バッファ回路70以外の構成要素は、構成及び接続関係とも、図1に示した第1実施形態の対応する各構成要素と同様であるため、同一の符号を付して説明を省略する。
【0029】
パルス幅変換回路10の出力と遅延制御回路20の入力との間にバッファ回路70を設けたことにより、遅延制御回路20における負担が少なくなるため、遅延制御回路20の回路規模を小さくすることができる。これにより、デューティが50パーセントの出力信号を多くの付加に分配することが可能となる。
【0030】
図12は、本発明の第3の実施形態による半導体集積回路の構成を示すブロック図である。図12を参照すると、本実施形態の半導体集積回路は、入力信号のパルス幅を変化させるパルス幅変換回路10と、入力信号を任意の遅延量で遅延させる遅延制御回路20と、パルス幅変換回路10及び遅延回路20を制御する2つの位相制御回路30、40と、パルス幅変換回路10の出力信号を一定時間だけ遅延させて遅延制御回路20へ送るバッファ回路70とを備えると共に、パルス幅変換回路10の入力端子51に接続されたPLL回路80を備える。本実施形態において、パルス幅変換回路10、遅延制御回路20及び第1、第2の位相制御回路30、40は、構成及び接続関係とも、図1に示した第1実施形態の対応する各構成要素と同様である。また、バッファ回路70は、図11に示した第2実施形態のバッファ回路70と同様である。したがって、これらの構成要素に関しては、図1及び図11と同一の符号を付して説明を省略する。
【0031】
パルス幅変換回路10の入力端子51にPLL回路80を接続したため、入力信号は、PLL回路80を経た後にパルス幅変換回路10に入力されることとなる。また、遅延制御回路20の入力端子53がPLL回路80のフィードバック入力に接続されている。そして、フィードバックされる端子53から得られる信号、すなわちバッファ回路70の出力信号と、PLL回路80の入力端子55に入力される入力信号との位相差を合わせることにより、パルス幅変換回路10及びバッファ回路70の遅延によるスキューを低減することができる。
【0032】
以上好ましい実施例をあげて本発明を説明したが、本発明は必ずしも上記実施例に限定されるものではない。
【0033】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、入力信号であるパルス信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とを2つの位相制御回路で検出し、その結果をフィードバックして入力信号のパルス幅を調整することにより、入力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが異なっている場合であっても、出力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とを等しくすることができるため、デューティが50パーセントのパルス信号を得ることができるという効果がある。
【0034】
そして、回路構成がリング発振器ではないため、遅延素子の遅延時間を長くしてもパルス信号の波形がなまって誤動作の原因となるノイズを発生することがないため、動作周波数の下限が制限されることがないという効果がある。
【0035】
また、回路構成がリング発振器ではなく、積分回路も用いていないため、従来技術に存在した、回路動作が安定し、入力信号の周期より長い時間停止した後、入力信号の入力を再開した場合に、当該入力信号を直ちに追従することができないという欠点を解消することができる。
【0036】
さらに、入力信号を逓倍することがないため、入力信号の周期と出力信号の周期を等しくすることができるという効果がある。
【図面の簡単な説明】
【図1】 本発明の第1実施形態による半導体集積回路の構成を示すブロック図である。
【図2】 第1実施形態の動作を示す波形図であり、入力信号のハイレベルにおけるパルス幅が狭い場合の動作を示す図である。
【図3】 第1実施形態の動作を示す波形図であり、入力信号のハイレベルにおけるパルス幅が広い場合の動作を示す図である。
【図4】 第1実施形態におけるパルス幅変換回路の構成を示すブロック図である。
【図5】 図4のパルス幅変換回路の動作を示す波形図である。
【図6】 第1実施形態における遅延制御回路の構成を示すブロック図である。
【図7】 図6の遅延選択回路における構成を示すブロック図である。
【図8】 図7の遅延選択回路の動作を示す波形図である。
【図9】 第1実施形態の位相制御回路のシンボル図である。
【図10】 第1実施形態における位相制御回路の構成を示すブロック図である。
【図11】 本発明の第2実施形態による半導体集積回路の構成を示すブロック図である。
【図12】 本発明の第3実施形態による半導体集積回路の構成を示すブロック図である。
【図13】 従来の半導体集積回路の構成を示すブロック図である。
【図14】 図13の半導体集積回路の動作を示す波形図である。
【図15】 従来の他の半導体集積回路の構成を示すブロック図である。
【図16】 図15の半導体集積回路に用いられたデューティ判定回路の構成を示すブロック図である。
【符号の説明】
10 パルス幅変換回路
20 遅延制御回路
30、40 位相制御回路
51 入力端子
52、53、54 端子
Claims (6)
- 入力信号の波形を整形して出力する半導体集積回路において、
入力されるパルス幅制御信号に応じて、前記入力信号のパルス幅を調節した信号を出力するパルス幅変換手段と、
前記パルス幅変換手段の出力信号を、入力される遅延量制御信号に応じて遅延させた信号を出力する遅延制御手段と、
前記パルス幅変換手段の出力信号の立ち下がりエッジを検出し、前記遅延制御手段の出力信号の立ち上がりエッジを検出し、前記パルス幅変換手段の出力信号の立ち下がりエッジと、当該立ち下がりエッジの直前の立ち上がりエッジが前記遅延制御手段により遅延されて出力された立ち上がりエッジとの位相差が小さくなるように、前記パルス幅変換手段を制御する第1の位相制御手段と、
前記パルス幅変換手段の出力信号の立ち上がりエッジを検出し、前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相差を比較し、前記パルス幅変換手段の出力信号の立ち上がりエッジと、当該立ち上がりエッジの直前の立ち下がりエッジが前記遅延制御手段により遅延されて出力された立ち下がりエッジとの位相差が小さくなるように、前記遅延制御手段を制御する第2の位相制御手段を備え、
前記第1の位相制御手段は、
前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相を比較する位相比較手段と、
前記パルス幅変換手段を制御するため前記パルス幅制御信号を生成する制御信号生成手段を備え、
前記第2の位相制御手段は、
前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相を比較する位相比較手段と、
前記遅延制御手段を制御するための前記遅延量制御信号を生成する制御信号生成手段を備え、
前記入力信号のパルス幅を周期の1/2に整形した前記パルス幅変換手段または前記遅延制御手段の出力信号を出力することを特徴とする半導体集積回路。 - 前記パルス幅変換手段の出力と前記遅延制御手段の入力との間に設けられ、前記パルス幅変換手段の出力信号を一定時間だけ遅延させるバッファ手段をさらに備えたことを特徴とする請求項1に記載の半導体集積回路。
- 前記パルス幅変換手段の入力側に設けられ、前記入力信号を入力し位相を制御して前記パルス幅変換手段に出力し、かつ前記バッファ手段の出力信号をフィードバック入力信号として入力するPLL回路をさらに備えたことを特徴とする請求項2に記載の半導体集積回路。
- 前記パルス幅変換手段が、
前記第1の位相制御手段の制御により遅延量を変化させる可変遅延手段と、
入力信号と前記可変遅延手段の出力信号との論理積を演算して出力する論理積手段と、
入力信号と前記可変遅延手段の出力信号との論理和を演算して出力する論理和手段と、
前記第1の位相制御手段の制御にしたがって、前記論理積手段の出力信号または前記論理和手段の出力信号のいずれか一方を選択的に出力する選択手段とを備えることを特徴とする請求項1ないし請求項3に記載の半導体集積回路。 - 前記遅延制御手段が、予め設定された遅延量を持つ遅延選択回路を、複数個直列に接続して備え、
前記遅延選択回路が、前記第2の位相制御手段の制御にしたがって、入力信号をそのまま出力するか、または前記遅延量だけ遅延して出力することを特徴とする請求項1ないし請求項4に記載の半導体集積回路。 - 前記遅延選択回路が、
入力信号を一定時間だけ遅延させるバッファ手段と、
前記第2の位相制御手段の制御にしたがって、入力信号または前記バッファ手段の出力信号のいずれか一方を選択的に出力する選択手段とを備えることを特徴とする請求項5に記載の半導体集積回路。
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