JP3006550B2 - クロック調整回路 - Google Patents

クロック調整回路

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JP3006550B2
JP3006550B2 JP9174141A JP17414197A JP3006550B2 JP 3006550 B2 JP3006550 B2 JP 3006550B2 JP 9174141 A JP9174141 A JP 9174141A JP 17414197 A JP17414197 A JP 17414197A JP 3006550 B2 JP3006550 B2 JP 3006550B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック調整回路
に関し、特にクロックの位相及びパルス幅を調整するク
ロック調整回路に関する。
【０００２】
【従来の技術】従来この種の技術では、クロックのパル
ス幅の調整を人手にて行っていた。たとえば、特開平７
−１５２４５４号公報には、位相が異なり周期が同一の
２系統のクロックを生成し、両クロック間の位相差を人
手で制御することによってパルス幅を調整している。ま
た、例えば図５のように、２分周回路３１、遅延回路３
２、排他的論理和（ＥＸＯＲ）回路３３を含む回路にお
いて、人手によって遅延回路３２の遅延量を制御するこ
とによってパルス幅を調整している。
【０００３】
【発明が解決しようとする課題】上述の従来技術では、
パルス幅を調整する際に人間が測定器によって波形を観
測しながらスイッチ、ディレーライン、可変抵抗、端末
等を操作する必要がある。また、この場合、クロックを
位相を調整することは困難である。
【０００４】本発明の目的は、バランス伝送クロックの
位相とパルス幅の両方を基準クロック波形と一致させる
よう人手を介さずに調整することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明のクロック調整回路は、クロック出力のフィー
ドバックと基準クロックとの位相のずれに基づいてクロ
ック入力を遅延させることにより基準クロックと合致し
たクロック出力を得る。
【０００６】また、本発明の他のクロック調整回路は、
クロック出力のフィードバックと基準クロックとの位相
のずれを検出してクロック入力に対する遅延量を決定す
る遅延量決定手段と、この遅延量決定手段により決定さ
れた前記遅延量に基づいて前記クロック入力を遅延させ
る遅延手段とを含む。
【０００７】また、本発明の他のクロック調整回路にお
いて、前記遅延量決定手段は、前記フィードバックの正
論理信号と前記基準クロックの正論理信号との位相のず
れを検出する正論理位相比較回路と、前記フィードバッ
クの負論理信号と前記基準クロックの負論理信号との位
相のずれを検出する負論理位相比較回路とを含む。
【０００８】また、本発明の他のクロック調整回路にお
いて、前記遅延量決定手段は、前記フィードバックの正
論理信号が前記基準クロックの正論理信号よりも進んで
いる場合には計数値を増加させ、前記フィードバックの
正論理信号が前記基準クロックの正論理信号よりも遅れ
ている場合には計数値を減少させ、前記フィードバック
の正論理信号と前記基準クロックの正論理信号の位相の
ずれが所定の値よりも少なくなり且つ前記フィードバッ
クの負論理信号と前記基準クロックの負論理信号の位相
のずれが所定の値よりも少なくなった場合に計数を停止
する正論理カウンタと、前記フィードバックの負論理信
号が前記基準クロックの負論理信号よりも進んでいる場
合には計数値を増加させ、前記フィードバックの負論理
信号が前記基準クロックの負論理信号よりも遅れている
場合には計数値を減少させ、前記フィードバックの負論
理信号と前記基準クロックの負論理信号の位相のずれが
所定の値よりも少なくなった場合に計数を停止する負論
理カウンタと、前記フィードバックの負論理信号と前記
基準クロックの負論理信号の位相のずれが所定の値より
も少なくなるまでは前記負論理カウンタの計数値を出力
し、前記フィードバックの負論理信号と前記基準クロッ
クの負論理信号の位相のずれが所定の値よりも少なくな
ると前記正論理カウンタの計数値を出力するカウンタセ
レクタとを含む。
【０００９】また、本発明の他のクロック調整回路にお
いて、前記遅延手段は、前記カウンタセレクタの出力に
基づいてクロック入力の正論理信号を遅延させる正論理
遅延回路と、前記負論理カウンタの計数値に基づいてク
ロック入力の負論理信号を遅延させる負論理遅延回路
と、前記正論理遅延回路及び前記負論理遅延回路の出力
を組み合わせてクロック出力を生成する生成手段とを含
む。
【００１０】また、本発明の他のクロック調整回路にお
いて、前記生成手段は、前記正論理遅延回路の出力の正
論理信号と前記負論理遅延回路の出力の負論理信号との
論理積を生成する論理積回路と、前記正論理遅延回路の
出力の正論理信号と前記負論理遅延回路の出力の負論理
信号との論理和を生成する論理和回路と、前記フィード
バックの正論理信号が前記基準クロックの正論理信号よ
りも進んでいる場合には前記論理積回路の出力を選択
し、前記フィードバックの正論理信号が前記基準クロッ
クの正論理信号よりも遅れている場合には前記論理和回
路の出力を選択するクロックセレクタとを含む。
【００１１】また、本発明のクロック調整方法は、クロ
ック出力のフィードバックの負論理信号の立上りが基準
クロックの負論理信号の立上りと合致するようにクロッ
ク入力を遅延させるステップと、クロック出力のフィー
ドバックの正論理信号の立上りが基準クロックの正論理
信号の立上りと合致するようにクロック入力を遅延させ
るステップとを含む。
【００１２】
【発明の実施の形態】次に本発明のクロック調整回路の
実施の形態について図面を参照して詳細に説明する。
【００１３】図１を参照すると、本発明の実施の形態
は、基準クロックＲＥＦとクロック出力のフィードバッ
クＦＢとの間の位相のずれを検出する位相比較回路１３
及び１４と、位相比較回路１３及び１４によって検出さ
れた位相のずれに応じてそれぞれ計数するカウンタ１５
及び１６と、位相比較回路１３及び１４において位相の
ずれが所定の範囲内に収まったことを検出してカウンタ
１５の計数をホールドさせるホールド回路１７とを含ん
で構成される。
【００１４】位相比較回路１３は基準クロックＲＥＦの
正論理の信号とフィードバックＦＢの正論理の信号とを
入力信号とする。これにより、位相比較回路１３は、ク
ロック出力の立ち上がり波形のずれを検出する。以下、
この位相比較回路１３を正論理位相比較回路１３とい
う。一方、位相比較回路１４は基準クロックＲＥＦの負
論理の信号とフィードバックＦＢの負論理の信号とを入
力信号とする。これにより、位相比較回路１４は、クロ
ック出力の立ち下がり波形のずれを検出する。以下、こ
の位相比較回路１４を負論理位相比較回路１４という。
【００１５】カウンタ１５は、正論理位相比較回路１３
における比較の結果、基準クロックＲＥＦの正論理より
もフィードバックＦＢの正論理の位相が進んでいる場合
には計数値を増加させ、逆に遅れている場合には計数値
を減少させる。以下、このカウンタ１５を正論理カウン
タ１５という。一方、カウンタ１６は、負論理位相比較
回路１４における比較の結果、基準クロックＲＥＦの負
論理よりもフィードバックＦＢの負論理の位相が進んで
いる場合には計数値を増加させ、逆に遅れている場合に
は計数値を減少させる。以下、このカウンタ１６を負論
理カウンタ１６というホールド回路１７は、正論理位相
比較回路１３及び負論理位相比較回路１４の両者におい
て位相のずれが所定の範囲内に収まった場合には正論理
カウンタ１５の計数をホールドさせる。このホールド回
路１７は、例えば論理積回路により実現することができ
る。
【００１６】負論理カウンタ１６の値は遅延回路１２に
供給される。この遅延回路１１にはクロック入力の正論
理が入力されている。以下、この遅延回路１１を正論理
遅延回路１１という。また、正論理カウンタ１５及び負
論理カウンタ１６の何れか一方がセレクタ１９により選
択されて遅延回路１１に供給される。この遅延回路１２
にはクロック入力の負論理が入力されている。以下、こ
の遅延回路１２を負論理遅延回路１２という。
【００１７】セレクタ１９は、当初、負論理側の位相の
ずれが所定の範囲外にある間は負論理カウンタ１６の値
を選択し、その後、負論理側の位相のずれが所定の範囲
内に収まると正論理カウンタ１５の値を選択する。
【００１８】図２を参照すると、正論理比較回路１３
は、基準クロックＲＥＦ１３２及びフィードバックＦＢ
１３１を入力とし、両クロックの位相のずれが所定の範
囲内にあることを示す一致信号１３８と、両クロックの
位相の遅早を示す遅早信号１３９とを出力とする。論理
ゲート１３４は基準クロックＲＥＦよりもフィードバッ
クＦＢが遅れている場合に”１”になり、論理ゲート１
３５は基準クロックＲＥＦよりもフィードバックＦＢが
進んでいる場合に”１”になる。これにより、遅早信号
１３９は、基準クロックＲＥＦよりもフィードバックＦ
Ｂが遅れている場合に”０”になり、進んでいる場合
に”１”になる。
【００１９】また、フリップフロップ１３７には、基準
クロックＲＥＦよりも周波数の高い（例えば１２８倍）
クロックがクロック入力ＣＬとして入力する。論理ゲー
ト１３６は、論理ゲート１３４及び１３５のいずれも
が”１”である場合に”０”を出力する。これにより、
基準クロックＲＥＦ１３２及びフィードバックＦＢ１３
１の位相差が所定の範囲内に収まった場合に、フリップ
フロップ１３７の出力する一致信号１３８が”１”とな
る。
【００２０】以上、図２を参照して正論理位相比較回路
１３について説明したが、負論理位相比較回路１４も同
様の構成を有する。
【００２１】図３を参照すると、正論理遅延回路１１
は、遅延時間の異なる遅延線（ディレイライン）をセレ
クタにより縦続接続したものであり、セレクタ１９から
の信号（Ｓ１，Ｓ２，Ｓ４，Ｓ８）に応じて各遅延線を
迂回（バイパス）するように構成されている。すなわ
ち、セレクタ１９により選択された正論理カウンタ１５
又は負論理カウンタ１６の値に相当する遅延を、クロッ
ク入力ＣＩＮ１１１に与えた、信号１１９を出力する。
例えば、図３のようにセレクタ１９からの信号を２進数
表記した各桁に重み付けした遅延量を与えることによ
り、全体として所望の遅延量を得ることができる。
【００２２】以上、図３を参照して正論理遅延回路１１
について説明したが、負論理遅延回路１２も同様の構成
を有する。
【００２３】図１を参照すると、論理ゲート２１は正論
理遅延回路１１の出力と負論理遅延回路１２の出力の反
転信号との論理積を生成する。また、論理ゲート２２は
正論理遅延回路１１の出力の反転信号と負論理遅延回路
１２の出力との論理積の反転信号を生成する。すなわ
ち、論理ゲート２１は正論理遅延回路１１における遅延
量と負論理遅延回路１２における遅延量との差が大きく
なる程、正論理のクロックのパルス幅を狭くするように
作用する。論理ゲート２２はその遅延量の差が大きくな
る程、正論理のクロックのパルス幅を広くするように作
用する。
【００２４】セレクタ２３は、正論理位相比較回路１３
による比較の結果、基準クロックＲＥＦよりもフィード
バックＦＢの位相が進んでいる場合は論理ゲート２１の
出力を選択し、遅れている場合には論理ゲート２２の出
力を選択する。
【００２５】このようにしてセレクタ２３により選択さ
れた信号は、クロック出力ＣＯＵＴとして出力され、論
理部２４及び２５に供給されるとともに、フィードバッ
クＦＢとして位相比較回路１３及び１４に入力される。
【００２６】次に、上述した本発明のクロック調整回路
の実施の形態の動作について図面を参照して詳細に説明
する。
【００２７】図１及び図４を参照すると、基準クロック
ＲＥＦの正論理信号と比較してパルス幅の狭いフィード
バックが与えられている場合、以下のようにまずフィー
ドバックＦＢの負論理における立ち上がりタイミングを
調整し（ケースａ）、次いでフィードバックＦＢの正論
理における立ち上がりタイミングを調整する（ケース
ｂ）ことにより所望のクロック出力を得る（ケース
ｃ）。
【００２８】まず、ケースａの状態においては、基準ク
ロックＲＥＦよりもフィードバックＦＢの位相が遅れて
いるため正論理位相比較回路１３は”０”を出力し、基
準クロックＲＥＦの負論理信号よりもフィードバックＦ
Ｂの位相が進んでいる負論理位相比較回路１４は”１”
を出力する。これにより、正論理カウンタ１５は計数値
を減少（カウントダウン）させ、負論理カウンタ１６は
計数値を増加（カウントアップ）させる。
【００２９】セレクタ１９は、負論理位相比較回路１４
の一致信号が当初は”不一致”なので負論理カウンタ１
６の値を選択する。これにより、遅延回路１１及び１２
の出力は共に遅延量が増していくことになり、Ａ点及び
Ｂ点の位相は共に遅れていく。この様子を表したのがケ
ースａにおけるフィードバックＦＢの（１）である。
【００３０】そして、ケースｂの状態となったところ
で、負論理位相比較回路１４は位相がほぼ一致したこと
を検出して、一致信号として”１”を出力して負論理カ
ウンタ１６の計数動作をホールドする。また、これによ
り、セレクタ１９は正論理カウンタ１５の値を選択する
ようになる。それまで正論理カウンタ１５は計数値を減
少させていたことから、正論理遅延回路１１の遅延量は
減少し、Ａ点の位相は進んでいく。
【００３１】このとき、正論理位相比較回路１３の遅早
信号は”０”であるため、インバータ２０は”１”を出
力している。従って、セレクタ２３は論理ゲート２２の
出力を選択している。このため、Ａ点の位相が進んでい
くに従って、クロック出力ＣＯＵＴの正論理におけるパ
ルス幅は広くなっていく。この様子を表したのがケース
ｂにおけるフィードバックＦＢの（２）である。
【００３２】そして、ケースｃの状態となったところ
で、ホールド回路１７は、負論理位相比較回路１４の一
致信号に加えて、正論理位相比較回路１３の一致信号
も”一致”を示すと、正論理カウンタ１５の計数動作を
ホールドさせる。これにより、クロック出力ＣＯＵＴが
所望の波形に調整される。
【００３３】このように、本発明の実施の形態によれ
ば、位相比較回路１３及び１４により基準クロックＲＥ
ＦとフィードバックＦＢとの位相のずれを検出して、そ
の結果をカウンタ１５及び１６に計数し、この計数値に
応じてクロック入力を遅延回路１１及び１２により遅延
させることにより、基準クロックＲＥＦにより指示され
た所望のクロック出力を得ることができる。
【００３４】
【発明の効果】以上の説明で明らかなように、本発明に
よると、クロック出力をフィードバックしたものと基準
クロックとの位相のずれに応じて、クロック入力に対す
る遅延量を調整することにより基準クロックと合致した
所望のクロック出力を得ることができる。
【図面の簡単な説明】
【図１】本発明のクロック調整回路の実施の形態の構成
を示すブロック図である。
【図２】本発明における正論理位相比較回路の構成の一
例を示すブロック図である。
【図３】本発明における正論理遅延回路の構成の一例を
示すブロック図である。
【図４】本発明の実施の形態の動作を表すタイミングチ
ャートである。
【図５】従来のクロック調整回路の構成を示す図であ
る。
【符号の説明】
１１ 正論理遅延回路 １２ 負論理遅延回路 １３ 正論理位相比較回路 １４ 負論理位相比較回路 １５ 正論理カウンタ １６ 負論理カウンタ １７ ホールド回路 ２４，２５ 論理部 ３１ ２分周回路 ３２ 遅延回路 ３３ 排他的論理和回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 H03K 5/04 H03K 5/13

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 クロック出力のフィードバックと基準ク
    ロックとの位相のずれを検出してクロック入力に対する
    遅延量を決定する遅延量決定手段と、 この遅延量決定手段により決定された前記遅延量に基づ
    いて前記クロック入力を遅延させる遅延手段とを含み、 前記遅延量決定手段は、 前記フィードバックの正論理信号と前記基準クロックの
    正論理信号との位相のずれを検出する正論理位相比較回
    路と、 前記フィードバックの負論理信号と前記基準クロックの
    負論理信号との位相のずれを検出する負論理位相比較回
    路とを含むことを特徴とするクロック調整回路。
  2. 【請求項２】 前記遅延量決定手段は、 前記フィードバックの正論理信号が前記基準クロックの
    正論理信号よりも進んでいる場合には計数値を増加さ
    せ、前記フィードバックの正論理信号が前記基準クロッ
    クの正論理信号よりも遅れている場合には計数値を減少
    させ、前記フィードバックの正論理信号と前記基準クロ
    ックの正論理信号の位相のずれが所定の値よりも少なく
    なり且つ前記フィードバックの負論理信号と前記基準ク
    ロックの負論理信号の位相のずれが所定の値よりも少な
    くなった場合に計数を停止する正論理カウンタと、 前記フィードバックの負論理信号が前記基準クロックの
    負論理信号よりも進んでいる場合には計数値を増加さ
    せ、前記フィードバックの負論理信号が前記基準クロッ
    クの負論理信号よりも遅れている場合には計数値を減少
    させ、前記フィードバックの負論理信号と前記基準クロ
    ックの負論理信号の位相のずれが所定の値よりも少なく
    なった場合に計数を停止する負論理カウンタと、 前記フィードバックの負論理信号と前記基準クロックの
    負論理信号の位相のずれが所定の値よりも少なくなるま
    では前記負論理カウンタの計数値を出力し、前記フィー
    ドバックの負論理信号と前記基準クロックの負論理信号
    の位相のずれが所定の値よりも少なくなると前記正論理
    カウンタの計数値を出力するカウンタセレクタとを含む
    ことを特徴とする請求項１記載のクロック調整回路。
  3. 【請求項３】 前記遅延手段は、 前記カウンタセレクタの出力に基づいてクロック入力の
    正論理信号を遅延させる正論理遅延回路と、 前記負論理カウンタの計数値に基づいてクロック入力の
    負論理信号を遅延させる負論理遅延回路と、 前記正論理遅延回路及び前記負論理遅延回路の出力を組
    み合わせてクロック出力を生成する生成手段とを含むこ
    とを特徴とする請求項２記載のクロック調整回路。
  4. 【請求項４】 前記生成手段は、 前記正論理遅延回路の出力の正論理信号と前記負論理遅
    延回路の出力の負論理信号との論理積を生成する論理積
    回路と、 前記正論理遅延回路の出力の正論理信号と前記負論理遅
    延回路の出力の負論理信号との論理和を生成する論理和
    回路と、 前記フィードバックの正論理信号が前記基準クロックの
    正論理信号よりも進んでいる場合には前記論理積回路の
    出力を選択し、前記フィードバックの正論理信号が前記
    基準クロックの正論理信号よりも遅れている場合には前
    記論理和回路の出力を選択するクロックセレクタとを含
    むことを特徴とする請求項３記載のクロック調整回路。
  5. 【請求項５】 クロック出力のフィードバックの負論理
    信号の立上りが基準クロックの負論理信号の立上りと合
    致するようにクロック入力を遅延させるステップと、 クロック出力のフィードバックの正論理信号の立上りが
    基準クロックの正論理信号の立上りと合致するようにク
    ロック入力を遅延させるステップとを含むことを特徴と
    するクロック調整方法。
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