DE69218999T2

DE69218999T2 - Breitbandiger digitaler Phasenausrichter

Info

Publication number: DE69218999T2
Application number: DE69218999T
Authority: DE
Inventors: Scott W Lowrey; Jeffrey A Porter
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1991-05-01
Filing date: 1992-04-29
Publication date: 1997-10-23
Anticipated expiration: 2012-04-30
Also published as: HK1007366A1; US5278873A; JPH05191225A; DE69218999D1; EP0511836B1; EP0511836A2; EP0511836A3

Description

Sachgebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine verbesserte Einrichtung und ein Verfahren zum Ausrichten der Phase digitaler Signale.

Hintergrund der Erfindung

Digitale, logische Hochgeschwindigkeits-Systeme laufen häufig in einer kohärenten Art und Weise, das bedeutet, ein Taktsignal wird durch das ganze System hinweg verteilt, um die Zeitabstimmung des Systembetriebs zu steuern. Wenn solche Systeme unter hohen Geschwindigkeiten laufen, kann eine Zeitverschiebung zwischen den Daten und dem Takt auftreten. Eine Zeitverschiebung ist eine Fehlausrichtung der Takt- und der Datenphasen von der erwünschten Ausrichtung. Zum Beispiel werden Datenübergänge gewöhnlich so eingestellt, daß sie während eines Bereichs des Taktzyklus auftreten, der von den Taktübergängen durch einen vorbestimmten Betrag Δ∅ verschoben ist. Dies dient dazu, eine Datenumschaltung zu ermöglichen, um sie abzuschließen, bevor ein Taktübergang auftritt, so daß keine Mehrdeutigkeit bei einer Erfassung des Datenübergangs auftritt und so daß unerwünschte, metastabile, logische Zustände nicht auftreten. Eine Takt- oder Zeitverschiebung führt dazu, daß Δ∅ größer oder kleiner als erwünscht ist. Falls dies unkorrigiert verbleibt, können ernsthafte Datenübergangs- oder Datenverarbeitungsfehler auftreten.
Eine Zeitabstimmungsverschiebung ist besonders ernsthaft dort, wo Daten und Takte zu unterschiedlichen Teilen des Systems über unterschiedliche Entfernungen übertragen werden müssen und wo die verschiedenen Teile des Systems unter unterschiedlichen Temperaturen stehen können. Unter diesen Umständen können die Daten und die lokalen Taktphasen fehlausgerichtet werden oder über die Zeit oder Temperatur in unterschiedlichen Arten und Weisen in unterschiedlichen Teilen des Systems variieren. Der lokale Takt ist das Taktsignal, das in dem Teil des Systems vorhanden ist, der von Interesse ist, und kann von dem Systemtakt oder einem lokal erzeugten oder regenerierten Takt oder einem Takt, der in einer bestimmten anderen Art und Weise produziert ist, die mit dem Systemtakt kohärent ist, verteilt werden.
Zeitabstimmungseinstellungen werden dazu verwendet, um eine Verschiebung zu kompensieren. Eine Art und Weise, um eine festgelegte Verschiebung zu korrigieren, ist diejenige, die Phasendifferenz zwischen den Daten und dem lokalen Takt zu messen und dann Zeitabstimmungseinstellungen, zum Beispiel mittels unterschiedlicher Längen von Koaxialkabeln, zu liefern, die die Ausbreitungszeit ausgleichen. Solche Anordnungen sind kostenintensiv und schwer handhabbar. Die Kabel sind massig und es ist zeitaufwendig, unterschiedliche Bereiche des Systems zu testen und die Kabel auf die präzisen Längen, die notwendig werden, zu trimmen. Auch sind solche Techniken dahingehend schwierig, sie über einen breiten Bereich von Frequenzen zu benutzen, und sie sind nicht dazu geeignet, sie in Bezug auf eine dynamische Verschiebung zu kompensieren, das bedeutet Phasenfehler, die sich mit der Zeit, der Temperatur, usw., ändern. Eine dynamische Phasenverschiebung wird auch als "Phasenrauschen" bezeichnet.
In der Vergangenheit ist eine Vielzahl von Schemata entwickelt worden, um sich mit einer dynamischen Verschiebung zu beschäftigen. Zum Beispiel beschreibt Cordell eine digitale Phasen-Ausrichtungseinrichtung in dem US-Patent 4,756,011 und in einem damit in Bezug stehenden Artikel mit dem Titel "A 45-M bit/s CMOS-VLSI digital phase aligner", IEEE Journal of Solid State Circuits, Vol 23, No. 2, April 1988, Seiten 323-328. Die Anordnung von Cordell ist in Fig. 1 dargestellt.
Wie nun die Fig. 1 zeigt, weist eine digitale Phasen-Ausrichtungseinrichtung (Digital Phase Aligner - DPA) 10 eine Quartett-Abtasteinrichtung 12, eine Erhöhungs-Erniedrigungs-Steuereinheit 14 und ein Bi-Phasen-Register und einen -Multiplexer 16 auf. Die detaillierte Beschreibung und Betriebsweise der DPA 10 von Cordell ist im Detail in dem US-Patent 4,756,011 beschrieben, und dieses und der in Bezug stehende Artikel, der vorstehend zitiert ist, werden hier nur zusammengefaßt.
Die DPA 10 empfängt eine Eingabe 18 zu der Abtasteinrichtung 12, wobei Daten D eine variable Phasenausrichtung in Bezug auf einen lokalen Referenztakt ∅(0) haben, in Bezug auf den erwünscht ist, daß er ausgerichtet wird. Die DPA 10 liefert an einem Daten-Ausgang 19 von einem Register-Multiplexer 16 ausgerichtete Daten Dout. Die Quartett-Abtasteinrichtung 12 empfängt Vielfachphasen-Quadratur-Taktsignale ∅(0), ∅(90), ∅(180), ∅(270) an Eingängen 20-23, wobei die Zahlen in Klammern die relative Phase der Taktsignale, die zu den Eingängen 20-23 zugeführt sind, anzeigen. Die Referenztaktphase ∅(0) wird auch zu der Steuereinheit 14 und dem Register-Multiplexer 16 an Eingängen 24, 26 jeweils zugeführt. Die Daten D werden durch die Abtasteinrichtung 12 und die Steuereinrichtung 14 zu einem Register-Multiplexer 16 propagiert. Die Daten D werden als "in Phase befindliche" Daten bezeichnet, das bedeutet, die Daten entsprechen der Taktphase ∅(0). Die Daten DA, die innerhalb der Abtasteinrichtung 12 erzeugt sind, werden als die "Anti-Phasen-" oder "Bi-Phasen-" Daten bezeichnet, das bedeutet, die Daten entsprechen der Bi-Phasen- oder Halb-Bit-Taktphase ∅(180). DA wird auch durch die Steuereinheit 14 zu dem Register-Multiplexer 16 propagiert.
Die Betriebsweise der DPA 10 hängt von der Tatsache ab, daß dann, wenn sich ein Übergang von Daten D nahe zu einem Taktübergang befindet und deshalb nicht richtig ausgerichtet ist, dann der Übergang von DA weit von einem Taktübergang entfernt sein wird und ausgerichtet sein wird, und vice versa. Die DPA 10 wählt automatisch zwischen In-Phase-Daten D oder Anti-Phase-Daten DA aus, so daß der Ausgabedatenstrom Dout ausgerichtet ist, d.h. die Übergänge des Datenstroms Dout sind im wesentlichen stabil mit keinen Bit-Fehlern aufgrund dieser Fehlausrichtung.
Die DPA 10 nach dem Stand der Technik verwendet eine Quadratur-Daten-Abtastanordnung. Die Quartett-Abtasteinrichtung 12 erfaßt, ob ein Übergang von Daten D während Quadratur-Phasen-lntervallen ∅(0)-∅(90), ∅(90)-∅(180), ∅(180)-∅(270), oder ∅(270)-∅(0) auftritt, und erzeugt einen "Interferenz-" Ausgang W, X, Y oder Z, der das jeweilige Quadratur-Phasenintervall, während dem der Übergang auftritt, identifiziert. Die Abtasteinrichtung 12 liefert Interferenz-Signale W, X, Y, Z an Ausgängen 30, 31, 32, 33, In-Phase-Daten D an einem Ausgang 36 und Anti-Phse-Daten DA an einem Ausgang 38.
Die Steuereinheit 14 propagiert Daten D und DA zu Ausgängen 36', 38', die zu dem Register-Multiplexer 16 führen. Die Steuereinheit 14 decodiert Interferenz-Signale W, X, Y, Z, um ein Erhöhungs- bzw. Inkrementsignal "UP" an dem Ausgang 40 oder ein Erniedrigungssignal "DN" an dem Ausgang 42 zu produzieren, die jeweils den Register-Multiplexer 16 erhöhen oder erniedrigen, um irgendwelche Daten D oder DA zu einem Ausgang 19 für ausgerichtete Daten zu übertragen. Der Register-Multiplexer 16 führt zu der Steuereinheit 14 das am wenigsten signifikante Bit-Signal LSB, an einem Ausgang 46, zurück, so daß die Steuereinheit 14 den momentanen Daten-Zustand kennen kann, der zu dem Ausgang 19 für ausgerichtete Daten übertragen werden soll, d.h. Daten D oder DA.
Die DPA 10 arbeitet entsprechend der vereinfachten Wahrheits-Tabelle, die in Fig. 2 dargestellt ist, wobei für unterschiedliche Unstimmigkeits-Ausgänge W, X, Y, Z und unterschiedliche momentane Daten-Abtastzustände (D oder DA) der LSB-Zustand und die Multiplexer-Wirkung angezeigt sind. Zum Beispiel liefert, falls eine Unstimmigkeit W von der Abtasteinrichtung 12 anzeigt, daß der momentane Datenübergang in dem ersten Phasenquadranten ∅(0)-∅(90) auftritt, und falls die frühere Datenabtastung, die den Register-Multiplexer 16 dazu gebracht hat, daß er In-Phase-Daten D zum Zuführen zu dem Ausgang 19 für ausgerichtete Daten ausgewählt hat, dann der LSB-Zähler eine "1" und der Register-Multi plexer 16 ändert den ausgerichteten Ausgang 19 zu Anti-Phase- Daten DA. Umgekehrt ist, wenn die frühere Datenabtastung den Register-Multiplexer 16 dazu gebracht hat, Anti-Phase-Daten DA ausgewählt zu haben, dann das LSB eine "0" und der Register-Multiplexer 16 verbleibt unverändert, so daß Daten DA fortfahren, daß sie zu dem Ausgang 19 für ausgerichtete Daten hin gekoppelt werden. Eine ähnliche Analyse wird in Bezug auf die Unstimmigkeits-Signale X, Y, Z angewandt.
Eine Schwierigkeit in Bezug auf die Anordnung 10 nach dem Stand der Technik ist diejenige, daß sie Quadratur-Takte erfordert, die schwierig zu erzeugen sind, insbesondere dann, wenn sich die Betriebsfrequenz erhöht. Cordell hat eine verbesserte Version in dem US-Patent 4,821,296 beschrieben. Sie ersetzt die Quartett-Abtasteinrichtung 12 durch eine Sextett-Abtasteinrichtung, in der zwei primäre Bi-Phase-Abtastungen (d.h. bei ∅(0) und ∅(180)) verwendet werden, wobei jeder zwei Paare von Träger- (out-rigger)Abtastungen für insgesamt sechs Abtastungen pro Periode vorausgehen und folgen. Die Träger-Abtastungen werden durch ein Paar von Zwei-Stufen-Verzögerungsschaltkreisen erzeugt, die kurze Verzögerungen einsetzen, die durch Inverter oder andere gewöhnliche Verzögerungsschaltkreise erzeugt werden, die keine präzise Phasenerhöhungen benötigen, d.h. die keine Verzögerungen von neunzig Grad sein müssen. Mit dieser Anordnung werden Quadratur-Takte nicht benötigt.
Allerdings erfordert die verbesserte Version von Cordell noch Bi-Phasen- (∅(0) und ∅(180)) Taktsignale mit deren zugeordneten Trägern (out-rigger). Die Bi-Phasen-Takte tasten den Datenstrom zweimal in jeder Taktperiode ab, um D und DA zu liefern. Ohne diese Bi-Phasen-Abtastung und ihre dazugehörigen Träger arbeitet die verbesserte Anordnung von Cordell nicht.
Servel (EP-A-0 168 330) beschreibt ein Gerät zum automatischen Ausrichten eines Takts zu einem Signal und Eingeben des Signals unter Verwendung von einer Vielzahl Verzögerungseinrichtungen, um Reihen von verzögerten Signalabtastungen zu liefern. Ein Gerät zum Auswählen der verzögerten Abtastungen, die zu dem Takt ausgerichtet sind, arbeitet mit einem Gerät zum Modifizieren der Auswahl gemäß einem vorbestimmten Kriterium zusammen.
Demzufolge ist dabei ein fortlaufender Bedarf für DPA-Einrichtungen und -Verfahren vorhanden, um diese und andere Einschränkungen des Stands der Technik zu vermeiden.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß der Erfindung wird ein Gerät zum Ausrichten der Phase digitaler Daten in Bezug auf die Phase ∅ eines Taktsignals geschaffen, das aufweist: eine Eingabeeinrichtung zum Aufnehmen der digitalen Daten, in Bezug auf die gewünscht ist, daß sie ausgerichtet werden, M Verzögerungseinrichtungen, die M inkrementale Verzögerungen liefern, P Register von N Stufen, wobei jedes P = M + 1 beträgt, wobei die Daten seriell über die M Verzögerungseinrichtungen und zu den P Registern gekoppelt werden, die so angeordnet sind, daß ein erstes der P Register einen Eingang besitzt, der mit einem Eingang zu einer ersten der M Verzögerungseinrichtungen gekoppelt ist, wobei ein zweites Register seinen Eingang mit einem Eingang einer zweiten der M Verzögerungseinrichtungen gekoppelt besitzt, was fortfährt, bis ein (P - 1)tes Register seinen Eingang mit einem Eingang einer Mten Verzögerungseinrichtung gekoppelt besitzt und ein Ptes Register seinen Eingang mit einem Ausgang der Mten Verzögerungseinrichtung gekoppelt besitzt, und weiterhin aufweist: Einrichtungen zum Vergleichen von Signalen, die von den P Registern abgeleitet sind, in angrenzenden Paaren, die an deren Eingängen um eine der M Verzögerungseinrichtungen separiert sind, und wobei das Pte Register mit einem Signal von dem ersten Register verglichen wird, um ein Fehlübereinstimmungssignal zu liefern, das anzeigt, während welcher der Verzögerungen, die durch die M Verzögerungseinrichtungen geliefert ist, ein Datenübergang aufgetreten ist, und eine logische Einrichtung zum Empfangen des Fehlübereinstimmungssignals und Auswählen eines von mindestens zwei Datenausgängen, die von Ausgängen von mindestens zwei der P Register als der ausgerichtete Datenausgang abgeleitet sind, DADURCH GEKENNZEICHNET, DASS ein Signal von dem Pten Register mit einem Signal von dem ersten Register verglichen wird, um ein Fehlübereinstimmungssignal zu liefern, das anzeigt, während welcher der Verzögerungen, die durch die M Verzögerungseinrichtungen geliefert werden, ein Datenübergang aufgetreten ist.
Nachdem nun die Erfindung allgemein zusammengefaßt ist, werden in einer bevorzugten Ausführungsform die zwei P Register (Pi, Pj) an deren Eingängen durch mindestens eine inkrementale Verzögerung (Dk), vorzugsweise mindestens zwei inkrementale Verzögerungen (Dk, Dk±1), separiert. Es ist weiterhin erwünscht, daß die P Register jeweils N Stufen besitzen. Es ist erwünscht, daß M ≥ 2 und N ≥ 1 ist, vorzugsweise mit M ≥ 3 und N ≥ 3. Die zwei Register (Pi, Pj), die die Ausgangsdaten D, DD erzielen, sind vorzugsweise das erste und das dritte Register (P&sub1;, P&sub3;).
In einer bevorzugten Ausführungsform, wo M = 3, P = 4 ist und dabei vier Komparatoren vorhanden sind, die Ausgänge W, X, Y, Z jeweils produzieren, ändert der Decodierer wünschenswerterweise die Auswahl von D oder DD Datenströmen von einem zu dem anderen basierend auf dem Zustand der Komparator-Eingänge, wie dies in der Tabelle I nachfolgend dargestellt ist. TABELLE I
Der Decodierer wählt als Ausgang aus, welcher Datenstrom (D/DD) auch immer seinen Übergang am weitesten in der Zeit von dem Taktübergang, der von Interesse ist, besitzt. Auch ist ein Bi-Phasen-Register in wünschenswerter Weise mit Eingängen versehen, die zu den zwei Registern (Pi, Pj) und dem Decodierer gekoppelt sind, wodurch der Decodierer Daten D, DD von einer früheren oder späteren Stufe des Bi-Phasen-Registers auswählt, wie in der Tabelle I angegeben ist, um sicherzustellen, daß keine Bits verloren sind oder wiederholt sind. Es wird festgestellt werden, daß die Spalte "ändere Ausgang D/DD" der Tabelle I entgegengesetzt zu der Spalte "Aktionen benötigt" des Stands der Technik, Fig. 2, ist. Dies kommt daher, daß der DD Daten-Strom der vorliegenden Erfindung eine frühere Abtastung der Eingangs-Daten ist, während der DA-Datenstrom der Fig. 1-2 eine spätere Abtastung der Eingangs-Daten ist.
Die vorliegende Erfindung schafft weiterhin allgemein ein Verfahren zum Ausrichten der Phase digitaler Daten in Bezug auf die Phase eines Taktsignals, das aufweist: Vorsehen von Eingabe-Einrichtungen zum Aufnehmen der digitalen Daten, in Bezug auf die gewünscht ist, daß sie ausgerichtet werden, Hindurchführen der Daten sequentiell durch M inkrementale Verzögerungen DM und zu P Registern aus N Stufen, wobei jedes P = M + 1 so angeordnet ist, daß das erste der P Register die Daten ohne irgendeine der M Verzögerungen empfängt, das zweite Register die Daten nach einer Verzögerungsinkrementierung D1 empfängt, und was fortfährt, bis das (P-1)te Register die Daten nach einer Verzögerungserhöhung DM-1 empfängt und das Pte Register die Daten nach einer Verzögerungsinkrementierung DM empfängt, und weiterhin ein Vergleichen von Signalen aufweist, die von den P Registern in angrenzenden Paaren abgeleitet sind, die an deren Eingängen durch aufeinanderfolgende Verzögerungsinkrementierungen D1, D2 ... DM separiert sind, und wobei das letzte Register mit einem Signal von dem ersten Register verglichen wird, um ein Fehlübereinstimmungssignal zu liefern, das anzeigt, während welcher der M + 1 Zeitabstimmungserhöhungen ein Datenübergang aufgetreten ist, und Auswählen eines der zwei Datenausgänge, die von Ausgängen der zwei von P Registern als der ausgerichtete Datenausgang abgeleitet sind.
Nachdem das Verfahren der Erfindung allgemein beschrieben ist, ist es in einer bevorzugten Ausführungsform erwünscht, daß der Schritt eines Auswählens eines der zwei P Register ein Auswählen aus Registern, die an deren Eingängen durch mindestens eine inkrementale Verzögerungseinrichtung separiert sind, vorzugsweise mindestens zwei inkrementale Verzögerungseinrichtungen, aufweist.
Es ist weiterhin wünschenswert, daß die Hindurchführungs-Schritte ein Hindurchführen der Daten durch M Verzögerungs-Erhöhungen bzw. -Inkremente, wobei M ≥ 2 ist, und N Stufenregister, wobei N ≥ 1 ist wobei vorzugsweise M ≥ 3 und N ≥ 3 ist, aufweisen. Es ist noch weiterhin wünschenswert, daß der Schritt eines Auswählens eines der zwei der P Register ein Auswählen von dem ersten und dem dritten Register aufweist. Auch werden die Daten wünschenswerterweise von einer früheren oder späteren Stufe eines Bi- Phasen-Registers, das mit den zwei Registern gekoppelt ist, ausgewählt, um sicherzustellen, daß keine Bits verloren gehen oder wiederholt werden.
Die vorliegende Erfindung wird vollständiger unter Betrachtung der nachfolgend aufgelisteten Zeichnungen und der Erläuterung davon, die folgt, verstanden werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein vereinfachtes Blockdiagramm einer Digital-Daten-Phasen-Ausrichtungseinrichtung gemäß dem Stand der Technik;
Fig. 2 zeigt eine vereinfachte Wahrheitstabelle für den Betrieb der Digital-Daten-Phasen-Ausrichtungseinrichtung der Fig. 1;
Fig. 3 zeigt ein vereinfachtes Blockdiagramm einer Digital-Daten-Phasen-Ausrichtungseinrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 4 zeigt ein Blockdiagramm eines Bereichs der Phasen-Ausrichtungseinrichtung der Fig. 1, die ein zusätzliches Detail darstellt;
Fig. 5 zeigt ein Zeitabstimmungsdiagramm, das die Betriebsweise der Digital-Phasen- Ausrichtungseinrichtung der bevorzugten Ausführungsform der vorliegenden Erfindung darstellt; und
Fig. 6A-C zeigen Phasen-Ebenen-Darstellungen der Verfahren zum Entfernen einer Verschiebung und zum Auswählen der erwünschten Daten-Phase, die eine Ausführung (Fig. 6A) nach dem Stand der Technik mit Ausführungen gemäß der vorliegenden Erfindung (Fig. 6B-C) vergleichen.
Entsprechende Bezugszeichen werden dazu verwendet, sich auf die entsprechenden oder ähnlichen Elemente in den verschiedenen Figuren zu beziehen.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Eine Breitband-Digital-Phasen-Ausrichtungseinrichtung (DPA) gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ist in Blockdiagrammform in Fig. 3 dargestellt.
Wie nun die Fig. 3 zeigt, weist eine Digital-Phasen-Ausrichtungseinrichtung (DPA) 50 einen Daten-Übergangs-(Kanten)-Detektor 52, eine Erhöhungs-Erniedrigungs-Steuereinheit 54 und einen Zwei-Strom-, Parallel-, Daten + verzögerte Daten-Register-Multiplexer 56 auf. Der Aufbau und die Betriebsweise der Erhöhungs-Erniedrigungs-Steuereinheit 54 und des Register-Multiplexers 56 sind im wesentlichen dieselben wie dies in Verbindung mit der Steuereinheit 14 und dem Register 16 der Fig. 1-2 diskutiert ist, und eine Bezugnahme kann auf die US-Patente 4,756,011 und 4,821,296 von Cordell für weitere Details genommen werden. Diese Anordnung ist bevorzugt, allerdings können auch andere Ausführungen, die die Funktionen besitzen, die hier beschrieben sind, verwendet werden.
Die DPA 50 empfängt einen Eingang 18 zu dem Kanten-Detektor 52, Daten D, die eine variable Phasenausrichtung in Bezug auf einen lokalen Referenztakt ∅(0) haben, zu dem es erwünscht ist, daß ausgerichtet wird, und liefert an dem Daten-Ausgang 19 von dem Register-Multiplexer 56 ausgerichtete Daten D. Der Ausgang 59 ist analog zu dem Ausgang 19 der Fig. 1.
Der Kanten-Detektor 52 empfängt ein einzelnes Phasen-Lokal-Taktsignal ∅(0) an dem Eingang 20. Die lokale Takt-Phase ∅(0) wird auch zu der Steuereinheit 54 und dem Register-Multiplexer 56 an Eingängen 24, 26 jeweils zugeführt. Das Einzel-Phasen-Lokal- Taktsignal ∅(0) kann einzeln endend, differentiell oder nicht überlappend sein. So wie diese hier verwendet sind, sind die Ausdrücke "Einzel-Phasen-Takt" und "Einzel-Takt- Phase" dazu vorgesehen, sich auf eine Anordnung zu beziehen, wo alle Register und/oder Flip-Flops auf derselben Takt-Kante übergehen. Dies steht im Gegensatz zu Bi-Phasen-Takten, wo sowohl die ansteigende als auch die abfallende Takt-Kante dazu verwendet werden, Gatter- oder Register-Übergänge einzuleiten.
Daten D werden über den Kanten-Detektor 52 und die Steuereinheit 54 zu dem Register-Multiplexer 56 propagiert, und werden als die "In-Phase" befindlichen Daten bezeichnet, das bedeutet die Daten, die der Takt-Phase ∅(0) entsprechen. Verzögerte Daten DD werden innerhalb des Kanten-Detektors 52 erzeugt. Verzögerte Daten DD werden auch geeignet durch die Steuereinheit 54 zu dem Register-Multiplexer 56 über Ausgänge 57, 58 und 57', 58' propagiert. Während es geeignet ist, die In-Phase-Daten D und die verzögerten Daten DD über die Steuereinheit 54 zu dem Register-Multiplexer 56 zu propagieren, ist dies nicht wesentlich und sie können direkt von dem Dektektor 52 zu dem Register-Multiplexer 56 hindurchgeführt werden.
Die Betriebsweise der DPA 50 hängt von der Tatsache ab, daß dann, wenn ein Übergang von Daten D nahe zu einem Takt-Übergang liegt und deshalb nicht geeignet ausgerichtet ist, dann der Übergang der verzögerten Daten DD weit von einem Takt-Übergang entfernt sein wird, und wird ausgerichtet werden, und vice versa. Die DPA 50 wählt automatisch zwischen In-Phase-Daten D oder verzögerten Daten DD aus, so daß der Ausgabe-Daten-Strom D' ausgerichtet ist, d.h. die Übergänge des Daten-Stroms D' sind von den Übergängen des lokalen Takts ∅(0) beabstandet. Weiterhin werden die Daten D oder die verzögerten Daten DD von einer früheren oder späteren Stufe des Bi-Phasen-Schieberegisters so ausgewählt, daß keine Bits in dem Übergang verlorengehen oder wiederholt werden. Die ausgewählten Daten können um verschiedene Bit-Perioden ohne einenVerlust von Daten verschoben sein.
Eine Auswahl, welche der In-Phasen-Daten D oder der verzögerten Daten DD zu dem ausgerichteten Daten-Ausgang 59 der DPA 50 gekoppelt wird, wird insoweit in derselben Art und Weise wie bei der Anordnung nach dem Stand der Technik der Fig. 1 ausgeführt. In einer bevorzugten Ausführungsform erzeugt der Kanten-Detektor 52 Fehlübereinstimmungs-Signale W, X, Y, Z an Ausgängen 60, 61, 62, 63 analog zu Fehlübereinstimmungs-Signalen desselben Namens, die durch die Quartett-Abtastungseinrichtung 12 an Ausgängen 30, 31, 32, 33 produziert sind. Diese Fehlübereinstimmungs-Signale werden im wesentlichen in derselben Art und Weise durch die Steuereinheit 54 verwendet, um einen Erhöhungs- "UP" Signal-Ausgang 40 und einen Erniedrigungs- "DN"Signal-Ausgang 42 zu produzieren, die zu dem Register-Multiplexer 56 hin gekoppelt werden, um zwischen einem In-Phase-Daten-Strom D und einem verzögerten Daten-Strom DD auszuwählen, die von dem Kanten-Detektor 52 durch Ausgänge 57, 58 und 57', 58' zu dem Register-Multiplexer 56 propagiert werden, um den korrekten Daten- Ausgangs-Strom auszuwählen, und mit dem LSB-Signal 46 zurück zu der Steuereinheit 54 für denselben Zweck wie zuvor geführt. Die DPA 50 arbeitet gemäß derselben Wahrheitstabelle, wie dies in Fig. 2 für das System 10 nach dem Stand der Technik dargestellt ist, allerdings mit verzögerten Daten DD, die für Anti-Phase-Daten DA substituiert sind.
Der Kanten-Detektor 52 besitzt einen unterschiedlichen Aufbau und eine unterschiedliche Betriebsweise zu der Quartett-Abtasteinrichtung 12 nach dem Stand der Technik, wie sie in dem US-Patent 4,756,011 und dem in Bezug stehenden Artikel, der vorstehend zitiert ist, beschrieben ist, oder der dann verbesserten Sextett-Abtasteinrichtung nach dem Stand der Technik, die in dem US-Patent 4,821,296 beschrieben ist. Diese Differenzen beseitigen zahlreiche Defizite nach dem Stand der Technik. Diese Differenzen und die Vorteile davon werden deutlicher unter Bezugnahme auf die Fig. 4-6 verstanden.
Der Kanten-Detektor 52 unterscheidet sich von Anordnungen nach dem Stand der Technik dahingehend, daß er nur die Einangs-Daten D und den lokalen Referenz-Takt ∅(0) erfordert, zu dem die Daten ausgerichtet werden. Er benötigt weder Quadratur- oder Bi- Phasen-Takt-Signale zu empfangen, noch erzeugt er solche zusätzlichen Taktsignale intern.
Fig. 4 stellt einen verbesserten Kanten-Detektor 52 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung und in größerem Detail dar. Der Kanten-Detektor 52 empfängt Eingangs-Daten D an dem Eingang 18, die er zu der ersten Verzögerungseinrichtung 70, die eine Verzögerung D1 besitzt, und zu dem N-Stufen-Register 72 richtet. In diesem Beispiel besitzt das N-Stufen-Register 72 drei Stufen, 721, 722, 723. Das N-Stufen-Register 72 besitzt einen Ausgang 73 nach der Stufe N und einen Ausgang 73' nach der Stufe N-1. Alle Stufen des Registers 72 werden durch einen lokalen Referenz- Takt ∅(0) gesteuert, der über einen Eingang 20 empfangen ist, wie dies bei den Registern 76, 84 und 86 der Fall ist.
Eingangs-Daten D führen durch die erste Verzögerungseinrichtung 70 zu dem Knoten 74 hindurch, wo sie zu dem zweiten N-Stufen-Register 76 und der zweiten Verzögerungseinrichtung 78, die eine Verzögerung D2 besitzt, hin gekoppelt werden. In diesem Beispiel besitzt das N-Stufen-Register 76 drei Stufen 761, 762, 763. Das N-Stufen-Register 76 besitzt einen Ausgang 77 nach der Stufe N. Das Register 76 wird durch einen Takt ∅(0) in derselben Art und Weise wie für das Register 72 gesteuert.
Nach dem Hindurchführen durch die erste Verzögerungseinrichtung 70, die eine Verzögerung D1 besitzt, und durch die zweite Verzögerungseinrichtung 78, die eine Verzögerung D2 besitzt, kommen die digitalen Eingangs-Daten D an einem Knoten 80 mit einer Verzögerung D1+D2, wo sie der dritten Verzögerungseinrichtung 82 präsentiert werden, die eine Verzögerung D3 besitzt, und zu dem dritten N-Stufen-Register 84 an. In diesem Beispiel besitzt das N-Stufen-Register 84 drei Stufen 841, 842, 843. Das N-Stufen-Register 84 besitzt einen Ausgang 85 nach der Stufe N. Nach Hindurchführen durch die dritte Verzögerungseinrichtung 82 wird der Datenstrom dem N-Stufen-Register 86 präsentiert, das in diesem Beispiel drei Stufen 861, 862, 863, und einen Ausgang 87 nach der Stufe N besitzt. Es wird durch den Fachmann auf dem betreffenden Fachgebiet ersichtlich werden, daß die Verzögerungseinrichtung unter Verwendung digitaler Techniken ausgeführt werden kann.
Ausgänge 73, 77 der Register 72, 76 werden zu Eingängen des Exklusiv-ODER-Schaltkreises 90 präsentiert, dessen Ausgang ein Fehlübereinstimmungs-Signal W an dem Ausgang 60 liefert, wenn sich die Ausgänge 73, 77 unterscheiden. Die Ausgänge 77, 85 der Register 76, 84 werden zu den Eingängen des Exklusiv-ODER-Schaltkreises 92 präsentiert, dessen Ausgang ein Fehlüberseinstimmungs-Signal X an dem Ausgang 61 liefert. Die Ausgänge 85, 87 der Register 84, 86 werden zu den Eingängen des Exklusiv- ODER-Schaltkreises 94 präsentiert, dessen Ausgang ein Fehlübereinstimmungs-Signal Y an dem Ausgang 62 liefert. Der Ausgang 87 des Registers 86 und der Ausgang 73' der Stufe N-1 des Registers 72 werden zu dem Eingang eines Exklusiv-ODER-Schaltkreises 96 präsentiert, dessen Ausgang ein Fehlübereinstimmungs-Signal Z an dem Ausgang 63 liefert.
Während Schaltkreise 90, 92, 94, 96 so beschrieben sind, daß sie Exklusiv-ODER- Schaltkreise sind, können sie irgendeine Form annehmen, so lange wie das Fehlübereinstimmungs-Signal W, X, Y oder Z geliefert wird, wenn die jeweiligen Registerausgänge, die die Eingänge der Schaltkreise 90, 92, 94, 96 versorgen, unterschiedlich sind, und keine Signale zuführen, wenn die jeweiligen Ausgänge der Register, die die jeweiligen Schaltkreise versorgen, dieselben sind, oder das Inverse davon. Eine Fehlüberein- Stimmung W, X, Y, Z wird dann unterschiedlich gegenüber den anderen sein, wenn ein Datenübergang auftritt, z.B. entweder hoch oder niedrig, und zwar in Abhängigkeit von dem Typ einer Decodier-Logik, die verwendet wird.
In-Phasen-Daten D, die an dem Ausgang 57 erscheinen, werden in passender Weise von dem Ausgang 73 des ersten Registers 72 genommen. Verzögerte Daten DD, die an dem Ausgang 58 erscheinen, werden passend von dem Ausgang 85 des Registers 84 genommen. Verzögerte Daten DD werden passend von den Eingangs-Daten D durch eine Verzögerung DD = D1 + D2 separiert. Es ist wünschenswert, daß DD ungefähr neunzig Grad ist, und bevorzugt etwa hundertundachtzig Grad, allerdings ist dies nicht wesentlich. Irgendein Betrag, der groß genug ist, um eine adäquate Separation des Takts und von Datenübergängen zu liefern, ist ausreichend.
Verzögerungseinrichtungen 70, 78, 82 können einfach aktive oder passive Puffer oder Verzögerungs-Leitungen sein, wie zum Beispiel monolithische Verzögerungs-Leitungen, die auf dem zugeordneten, integrierten Schaltkreis gebildet sind, auf dem der Kanten- Detektor 52 hergestellt ist. Andere Verzögerungseinrichtungen können auch verwendet werden. Die inkrementale Verzögerung (d.h. D1, D2, D3), die durch jede der Verzögerungseinrichtungen 70, 78, 82 geschaffen ist, sollte größer als die Abtast-Apertur der Fiip-Flops 721, 761, 841, 861 sein. Eine beträchtiche Variation kann in den Verzögerungsbeträgen D1, D2, D3 toleriert werden und eine große Präzision ist nicht erforderlich. Während es erwünscht ist, daß die Verzögerungsbeträge D1, D2, D3 im wesentlichen gleich sind, ist dies nicht wesentlich.
N-Stufen-Register 72, 76, 84 und 86 sind so dargestellt, daß sie N = 3 besitzen, allerdings können größere oder kleinere Werte von N auch verwendet werden. Ein Minimum von N = 1 ist erforderlich, um eine Taktverzögerung zwischen der ersten Abtastung bei 73 und der letzten Abtastung bei 73' zu liefern. Zusätzliche Zustände sind erwünscht, um die Wahrscheinlichtkeit metastabiler Zustände an den Register-Ausgängen, d.h. Mehrdeutigkeiten, die durch die Fehlausrichtung des Takts und der Daten an dem Flip- Flop-Eingang erzeugt sind, zu minimieren. Wenn sich N erhöht, wird die Wahrscheinlichkeit eines metastabilen Zustands reduziert, und zwar auf Kosten einer erhöhten Komplexität und eines Leistungsverbrauchs.
Drei Verzögerungsinkrementierungen D1, D2, D3 sind in Fig. 4 dargestellt, allerdings kann irgendeine andere Anzahl von Verzögerungen DM (M ≥ 2) verwendet werden. Die Auswahl von M beeinflußt die Zahl der Datenregister, die verwendet werden müssen, um die Ausgangs-Datenströme zu halten. Zum Beispiel werden, mit M = 3, Bi-Phasen- Register verwendet (d.h. zwei parallele Datenströme für D und DD Daten). Für M = 2 werden Tri-Phasen-Register verwendet (d.h. drei parallele Datenströme für D', DD' und DDD' Daten). Dies wird vollständiger in Verbindung mit den Fig. 6A-C erläutert.
Die Takt-Periode wird in M+1 Zeiterhöhungen bzw. -inkrementen- oder -segmenten durch die M-Verzögerungs-Puffer dividiert. Unter der Annahme, daß Bi-Phasen-Ausgangs-Register den direkten und den verzögerten Datenstrom halten, wie zum Beispiel ähnlich zu denjenigen, die in den US-Patenten 4,756,011 oder 4,821,296 verwendet werden, kann dann, falls M < 3 ist, der Schaltkreis nicht mindestens eine Puffer-Verzögerung zwischen den Takt- und den Datenübergängen garantieren, und Takt- und Datenübergänge können in benachbarten Zeitsegmenten auftreten. M = 3 produziert vier Zeitsegmente, so daß Daten- und Taktübergänge durch ein Zeitsegment separiert werden können. Für M > 3 werden die Takt- und Daten-Signale durch mehr als ein Zeitsegment separiert. M > 3 ist zulässig, allerdings nicht wünschenswert, da dies bloß die Zahl der Register-Flip-Flops ohne eine entsprechende Verbesserung in der Funktion bzw. Leistung erhöht. Demzufolge ist M = 3 bevorzugt.
Vier N-Stufen-Register 72, 76, 84, 86 sind so dargestellt, wie sie in dem bevorzugten Kanten-Detektor 52 verwendet werden, allerdings kann eine größere Zahl P von Registern verwendet werden, vorausgesetzt, daß P = M+1 ist, wobei M die Zahl der Verzögerungsinkrementierungen D1, D2, ... DM ist. Um es allgemeiner anzugeben, weist der Kanten-Detektor 52 P Register aus N-Stufen jeweils auf, wobei jedes Register durch eine von M = P-1 Verzögerungsinkrementen separiert wird, mit M ≥ 2 und N ≥ 1, wobei die bevorzugte Anordnung M ≥ 3 und N ≥ 3 und P ≥ 4 ist, und wobei M = 3, N = 3, P = 4 typisch sind. Allerdings können andere Werte von M, N und P (konsistent zu den Zwischenbeziehungen, die vorstehend erläutert sind) auch verwendet werden.
Ausgänge der P Register werden in Paaren verglichen, um eines von P möglichen Interferenz-Signalen, entsprechend der M Verzögerungsinkremente, während denen der momentane Datenübergang aufgetreten ist, zu erzeugen. Die ausgerichteten Daten werden entweder von In-Phase-Daten D oder verzögerten Daten DD ausgewählt, wobei In- Phase-Daten D und verzögerte Daten DD durch mindestens zwei der Verzögerungsinkrementierungen D1, D2 ... DM speariert sind, und die einen der In-Phase-Daten D oder der Verzögerungs-Daten DD, die als die ausgerichteten Daten ausgewählt sind, werden von dem relevanten Taktübergang durch mindestens einen der Verzögerungsinkrementierungen D1, D2 ... DM separiert.
Während die Verzögerungs und logischen Elemente der Fig. 4 so dargestellt sind, daß sie nicht invertierend sind, werden Fachleute auf dem betreffenden Fachgebiet verstehen, daß dasselbe Ergebnis mit einer invertierenden Logik oder einer Kombination aus einer invertierenden und einer nicht invertierenden Logik erzielt werden kann. Fachleute auf dem betreffenden Fachgebiet werden verstehen, wie die Anordnung der Fig. 3-4 in Abhängigkeit von dem Typ einer Logik, in Bezug auf die erwünscht ist, daß sie verwendet wird, zu modifizieren ist. Dasjenige, was wichtig ist, ist das, daß der Ausgang 59 für ausgerichtete Daten zwischen einem ankommenden Datenstrom D oder einem verzögerten Datenstrom DD in Abhängigkeit davon, ob die Datenübergangskanten in Bezug auf Verzögerungen D1 - DM erfaßt sind, umgeschaltet werden, wobei M = 2, 3, 4 ... usw., typischerweise M = 3, 4, ... usw., ist.
Fig. 5 liefert ein Zeitabstimmungsdiagramm, das darstellt, wie der Kanten-Detektor 52 funktioniert. In Fig. 5 ist ein ankommender Datenstrom D (identifiziert als "D0"), ein verzögerter Datenstrom "D1", nachdem er durch die Verzögerung D1 hindurchgeführt ist, ein verzögerter Datenstrom "D2", nachdem er durch die Verzögerung D2 hindurchführt, und ein Datenstrom "D3", nachdem er durch die Verzögerung D3 hindurchgeführt ist, dargestellt. Fig. 5 stellt auch ein Taktsignal ∅(0), das an dem Eingang 20 empfangen ist, dar. Unterbrochene Linien 100, 110, 120, 130 zeigen verschiedene Taktübergangszeiten, die von Interesse sind, an. Der Datenstrom "D0" besitzt Übergänge 102, 112, 122, 132, die in Bezug auf die Taktübergänge 100, 110, 120, 130, in diesem Beispiel, die in der Zeit früher auftreten, verschoben sind. Zum Beispiel kann die Phasenverzögerung 103 zwischen dem Datenübergang 102 und dem Taktübergang 100 groß oder klein sein und kann sich in der Zeit variieren. Falls der Übergang 102 zu nahe zu dem Übergang 100 auftritt (oder Datenübergänge 112, 122, 132 zu nahe zu den Taktübergängen 110, 120, 130 auftreten), so daß die Phase oder die Zeitdifferenz 103 klein ist, dann wird eine Phasenunbestimmtheit auftreten und verschiedene Daten-Bits können in dem System verlorengehen. Fig. 5 stellt dar, daß, als eine Folge eines Hindurchführens durch die Verzögerungseinrichtungen 70, 78, 82, verzögerte Datenströme "D1", "D2", "D3" in der Phase durch Verzögerungsbeträge D1, D2, D3 verschoben werden, so daß Datenübergänge 104, 106, 108 zum Beispiel auf die eine Seite oder die andere des Taktübergangs 100 fallen.
Unter Betrachtung der Situation, die in Fig. 5 dargestellt ist, in Bezug auf den Taktübergang 100, wenn die Ausgänge der Daten-Register 72, 76 in dem Exklusiv-ODER-Schaltkreis 90 verglichen werden, weichen Übergänge 102, 104 der Datenströme "D0", "D1" dem Taktübergang 100 aus, und Ausgänge 73, 77 der Register 72, 76 befinden sich in unterschiedlichen Zuständen, falls aufeinanderfolgende Bits unterschiedlich sind. Deshalb wird, wenn ein Datenübergang auftritt, der Ausgang W des Komparators 90 anzeigen, daß dort eine Fehlübereinstimmung zwischen Datenströmen "D0", "D1" vorhanden ist, die durch Register 72, 76 fließen, die die Taktkante 100 umschließen. Allerdings ist, wenn die Ausgänge der Register 76, 84 und 84, 86 und 86, 72(N-1)in den Exklusiv-ODER-Schaltkreisen 92, 94, 96 verglichen werden, keine Fehlübereinstimmung zwischen den Signalen, die durch diese Register hindurchführen, vorhanden, da sich die Übergänge von allen auf derselben Seite des Taktübergangs 100 befinden, d.h. sie umschließen nicht den Übergang 100. Deshalb sind die Eingänge zu den Exklusiv-ODER-Schaltkreisen 92, 94, 96 dieselben und es sind keine X, Y, Z Fehlübereinstimmungs-Ausgänge vorhanden. Demzufolge veranlaßt, gemäß der Steuerlogik-Wahrheitstabelle in Fig. 2 (unter Substituieren von DD für DA), das W Fehlübereinstimmungs-Signal die Steuerlogik 54, daß verzögerte Daten DD zu dem Ausgang 59 des Register-Multiplexers 56 beibehalten oder übertragen werden. Es kann durch die Betrachtung der Fig. 5 gesehen werden, daß unter den Umständen, die in Bezug auf den Datenübergang 102 und den Taktübergang 100 dargestellt sind, verzögerte Daten DD, die von dem Datenstrom "D2" abgeleitet sind, ein geeigneter Ausgang sind, während die Eingangs-Daten D entsprechend dem Datenstrom "D0" zu nahe zu dem Übergang 100 gelangen, um zuverlässig zu sein. Demzufolge wird DD ausgewählt und die Aufgabe eines Erziehens einer Ausrichtung der Datenübergänge zu dem lokalen Takt ∅(0) wird ausgeführt.
Fig. 5 stellt an Taktübergängen 110, 120 und 130 eine Situation dar, wo sich, aus welchem Grund auch immer, die Verschiebung geändert hat, z.B. da der Takt eine Phasendrift relativ zu den Daten erlitten hat. An dem Taktübergang 110 treten Datenübergänge 112, 114 vor dem Taktübergang 110 auf und Datenübergänge 116 und 118 treten danach auf. Unter diesen Umständen wird eine X Fehlübereinstimmung erhalten, wenn ein Datenübergang auftritt. An dem Taktübergang 120 treten Datenübergänge 122, 124 und 126 vor dem Taktilbergang 120 und ein Datenübergang 128 danach auf. Unter diesen Umständen wird eine Y Fehlübereinstimmung erzeugt, wenn ein Datenübergang auftritt. Schließlich treten an dem Taktübergang 130 Datenübergänge 132, 134, 136 und 138 vor dem Taktübergang 130 auf und eine Z Fehlübereinstimmung wird erzeugt, wenn ein Datenübergang auftritt. Die geeignete Auswahl von D oder DD für den ausgerichteten Ausgang, so daß er zu dem Ausgang 59 geschickt wird, kann durch Betrachtung der Fig. 2 oder 5 bestimmt werden. In jedem Fall ist es der Datenstrom (D oder DD), der mehr entfernt wird als eine volle Verzögerung (D1, D2 oder D3) von dem relevanten Taktübergang (100, 110, 120, 130). D oder DD wird für eine frühere oder spätere Stufe in dem Bi-Phasen-Register ausgewählt, um sicherzustellen, daß keine Bits verlorengehen oder wiederholt werden. Dies ist an der Unterseite der Fig. 5 wie folgt dargestellt: DD ist die korrekte Auswahl für den Übergang 100, D für die Übergänge 110, 120 und DD wiederum für den Übergang 130. Die Auswahl des ausgerichteten Ausgangs ist in Tabelle I vorstehend dargestellt.
Während Fig. 5 die Verschiebungsänderung mit aufeinanderfolgenden Taktzyklen darstellt, werden Fachleute auf dem betreffenden Fachgebiet verstehen, daß dies nur zur Vereinfachung der Erläuterung dient und daß die Verschiebung für viele Taktzyklen stabil sein kann oder sich schneller ändern kann oder sich langsamer ändern kann und daß der Betrag einer Verschiebung größer oder kleiner sein kann, als dies in Fig. 5 angezeigt ist. In jedem Fall wählt die Steuerlogik aus, welche auch immer von D oder DD ihre Datenübergänge mindestens eine volle Verzögerung von dem Taktübergang besitzen.
Ein Ausrichten der Phase digitaler Daten in Bezug auf die Phase eines Taktsignals wird durch Vorsehen von Eingangseinrichtungen zum Aufnehmen der digitalen Daten, in Bezug auf die erwünscht ist, daß sie ausgerichtet werden, durch Hindurchführen der Daten sequentiell durch M inkrementale Verzögerungen DM und zu P Registern (vorzugsweise von N-Stufen), wobei jedes P = M + 1 aufgebaut ist, so daß das erste der P Register die Daten ohne irgendeine der M Verzögerungen aufnimmt, das zweite Register die Daten nach einer Verzögerungsinkrementierung D1 aufnimmt, und was fortfährt, bis das (P-1)te Register die Daten nach der Verzögerungsinkrementierung DM-1 aufnimmt und das Pte Register die Daten nach der Verzögerungsinkrementierung DM aufnimmt, ausgeführt, und weiterhin vergleichende Signale aufweist, die von den P Registern in benachbarten Paaren abgeleitet sind, die an deren Eingängen durch aufeinanderfolgende Verzögerungsinkrementierungen D1, D2 ... DM separiert sind, und wobei das letzte Register mit einem Signal von dem ersten Register verglichen wird, um ein Fehlübereinstimmungs- Signal zu liefern, das anzeigt, während welcher der M + 1 Zeitabstimmungsinkrementierungen ein Datenübergang aufgetreten ist, und Auswählen eines der zwei Datenausgänge, die von den Ausgängen der zwei der P Register als der Ausgang für ausgerichtete Daten abgeleitet sind.
Es ist erwünscht, daß der Schritt eines Auswählens eines der zwei der P Register ein Auswählen aus Registern, die an deren Eingängen durch mindestens eine inkrementale Verzögerungseinrichtung, vorzugsweise an mindestens zwei inkrementalen Verzögerungseinrichtungen, separiert sind, aufweist.
Die Hindurchführschritte weisen in wünschenswerter Weise ein Hindurchführen der Daten durch M Verzögerungsinkrementierungen, wobei M ≥ 2 ist, und N-Stufen-Register, wobei N ≥ 1 ist, wobei vorzugsweise M ≥ 3 und N ≥ 3 ist, auf. Für M = 3 weist der Schritt eines Auswählens eines der zwei P Register in wünschenswerter Weise ein Auswählen von dem ersten und dem dritten Register auf.
In einer bevorzugten Ausführung weist das Verfahren ein Aufnehmen der digitalen Eingangs-Daten, Hindurchführen der Daten zu einem ersten Schieberegister mit N-Stufen und zu einer ersten Verzögerungseinrichtung, die eine vorbestimmte, erste Verzögerung besitzt, und einen Ausgang, Hindurchführen der Daten, die durch die erste Verzögerung verzögert sind, zu einem zweiten Schieberegister und zu einer zweiten Verzögerungseinrichtung, die eine vorbestimmte, zweite Verzögerung besitzt, und einen Ausgang, Hindurchführen der Daten, die durch die zweite Verzögerung verzögert sind, zu einem dritten Schieberegister und zu einer dritten Verzögerungseinrichtung, die eine vorbestimmte dritte Verzögerung besitzt, und einen Ausgang, Hindurchführen der Daten, die durch die dritte Verzögerung verzögert sind, zu einem vierten Schieberegister, Identifizieren, weiche der gepaarten Ausgänge von (i) des ersten und des zweiten Registers, (ii) des zweiten und des dritten Registers, (iii) des dritten und des vierten Registers, und (iv) des vierten Registers und eines Ausgangs der N-1 Stufe des ersten Registers unterschiedlich sind, und dann Auswählen, als das ausgerichtete Digital-Daten-Bit, ein Daten-Bit von einem Register, dessen Ausgang derselbe ist, wie Daten-Bits von angrenzenden Registern, während des Taktzyklus, der von Interesse ist, auf. Dies ist insbesondere dort geeignet, wo N ≥ 3 ist.
Für ein einfaches Flip-Flop ist der Betrag einer Phasenverschiebungs-Dämpfung konstant unabhängig von der Verschiebungsfrequenz. Die Digital-Phasen-Ausrichtungseinrichtung andererseits kann Verschiebungsamplituden so groß wie einige Malen der Taktperiode unter niedrigen Frequenzen dämpfen. Eine Niedrigfrequenz-Verschiebung tritt als Phasendrift auf. Falls die Phasenverschiebungsfrequenz mit der Taktfrequenz vergleichbar ist, kann die Steuerlogik durch Vielfach-Daten-Kanten verwirrt werden, die sich in derselben Richtung bewegen.
Die Digital-Phasen-Ausrichtungseinrichtung der vorliegenden Erfindung kann vollständig eine dynamische Phasenverschiebung bis zu etwa 720 Grad einer Phasenverschiebung unter niedrigen Zitter- bzw. Synchronisationsstörungsfrequenzen absorbieren, danach fällt sie auf etwa 60 Grad ab, wenn sich die Zitter-Frequenz der Taktfrequenz, oder höher, nähert. Eine zusätzliche Phasenverschiebung kann durch Modifizieren der DPA 50 so, daß die Länge des Bi-Phasen-Registers erhöht wird, absorbiert werden. Die DPA kann Phasenverschiebungen von ± (360)(Q) absorbieren, wobei Q = Int[(R-1)/2] ist und R die Zahl der Flip-Flops in jedem Zweig des Bi-Phasen-Registers ist.
Es ist wünschenswert, daß die Steuerlogik der vorliegenden Erfindung vielfache nicht- kontradiktorische Fehlübereinstimmungs-Signale erfordert, bevor der Ausgang des Register-Multiplexers 56 geändert wird. Dies wird durch eine Decodierlogik ausgeführt, die die momentanen und vorherigen Zustände von W, X, Y, Z speichert. Die Decodierlogik tritt nur in dem Fall von S aufeinanderfolgenden Erscheinungen desselben Fehlersignals in Aktion. Es ist notwendig, daß S ≥ 1 ist, und wünschenswert, daß S ≥ 2 ist. Falls sich S erhöht, wird die Wahrscheinlichkeit einer fehlerhaften Multiplexer-Änderung reduziert, allerdings wird die Frequenz des Phasen-Zitterns, das aufgenommen werden kann, reduziert.
Durch Einsetzen der DPA der vorliegenden Erfindung können Bit-Fehler-Raten wesentlich reduziert werden. Zum Beispiel ist mit einem Phasen-Zittern vergleichbar zu demjenigen, das bei Langstreckentelefonleitungen beobachtet wird, die berechnete Bit-Fehler- Rate geringer als 10&supmin;¹&sup5;.
Die Fig. 6A-C sind Phasenebenen-Darstellungen einer Datenverschiebung in Bezug auf die Taktphase oder -phasen, und liefert eine besonders einfache Einrichtung zum Verständnis der Betriebsweise automatischer Phasenausrichtungs-Systeme. Fig. 6A entspricht einer Anordnung nach dem Stand der Technik, die eine Quartett-Abtastung verwendet, und die Fig. 6B-C entsprechen Ausführungsformen der vorliegenden Erfindung, wobei M = 3 (Fig. 6B) ist und wobei M = 2 (Fig. 6C) ist. Kreise 170, 180, 190 in den Fig. 6A-C stellen die Stellen der Phasenverschiebung eines Datenübergangs relativ zu dem lokalen Takt (den lokalen Takten) dar. Die Oberseite jedes Kreises 170, 180, 190 ist die Referenzphase. Ein repräsentativer Datenübergang TR ist in jeder der Figuren 6A-C dargestellt. Die M Verzögerungen dividieren den Phasenkreis in M + 1 Zeit-Inkrementierungen, d.h. dort sind M + 1 Sektoren in dem Kreis vorhanden.
Die Fig. 6A entspricht der Quartett-Abtasteinrichtung des Stands der Technik, wie dies in den Fig. 1-2 dargestellt ist, und sie besitzt Taktübergänge, die durch kleine Kreise angegeben sind, die bei 0º, 90º, 180º und 270º liegen. Als Beispiel ist der Datenübergang TR in dem "W" Quadranten gelegen und das Fehlübereinstimmungs-Signal W ist deshalb so vorhanden, wie dies zuvor erläutert worden ist. Die Ausgangs-Datenströme D, DA werden von den Daten abgeleitet, die durch die 0º und 180º Taktphasen abgetastet sind. Falls der Übergang TR in dem W Quadranten auftritt, wie dies in Fig. 6A dargestellt ist, und der zuvor ausgewählte Ausgangs-Datenstrom zu "D" entsprechend ist, dann bewirkt, entsprechend Fig. 2, die Steuerlogik eine Änderung in dem Ausgangs-Datenstrom zu einem Ausgang "DA", der frühere Daten in dem Bi-Phasen-Register auswählt. Im Zusammenhang mit Fig. 6A entspricht dies einem Bewegen um den Kreis 170 herum zu dem Ausgang DA.
Fig. 6B entspricht der Anordnung der vorliegenden Erfindung, die in den Fig. 3-5 dargestellt ist, die einen einzelnen Phasentakt und drei Verzögerungen D1, D2, D3 besitzt. Die Referenzphase, die nicht verzögerten Daten D0 entspricht, ist auf die Oberseite des Phasenkreises 180 gelegt. Ausgangs-Datenströme D und DD, die zu dem Bi-Phasen- Register 56 propagiert sind (siehe Fig. 3), entsprechen D0 und D2 (siehe Fig. 4-5). Anhand eines Beispiels stellt Fig. 6B einen Datenübergang TR dar, der in dem X Sektor gelegen ist, so daß ein X Fehlübereinstimmungs-Signal vorhanden ist. Gemäß Tabelle I wird, falls der zuvor ausgewählte Datenstrom D war, dann keine Änderung in dem Ausgangs-Datenstrom benötigt. Umgekehrt bewirkt, falls der zuvor ausgewählte Datenstrom DD ist, dann die Steuerlogik eine Änderung in dem Ausgangs-Datenstrom zu einem Ausgang D, der frühere Daten in dem Bi-Phasen-Register auswählt. Im Zusammenhang mit Fig. 6B entspricht dies einer Bewegung um den Kreis 180 herum von dem Ausgang DD zu dem Ausgang D.
Ein Vorteil der Phasenebenen-Darstellung der Fig. 6A-C ist derjenige, daß eine allgemeine Regel basierend auf der Verwendung der Phasenebenen-Diagramme formuliert werden kann, die angibt, welcher Ausgangs-Datenstrom auszuwählen ist, und ob frühere Daten oder spätere Daten auszuwählen sind, um so einen Verlust oder eine Wiederholung von Daten-Bits zu vermeiden. Die Regel ist in Termen der Fig. 6B dargestellt, ist aber ebenso gut auf die Fig. 6A und 6C mit einer geeigneten Substitution der Datenstrom-Identifikations- und Referenz-Nummern für entsprechende Pfeile, d.h. 172 oder 192 für 182 und 174 oder 194 für 184, anwendbar. Die Regel ist wie folgt anzugeben:
(i) Bestimme, welcher Ausgangs-Datenstrom (z.B. D, DD) momentan vorliegt;
(ii) falls der momentane Datenstrom (D, DD) keine Grenze des Sektors (W, X, Y, Z), der den Datenübergang TR enthält, bildet, unternehme nichts; oder
(iii) falls der momentane Datenstrom (D, DD) eine Grenze des Sektors (W, X, Y, Z), der den Datenübergang TR enthält, bildet, dann bestimme, in welche Richtung (in Uhrzeigerrichtung oder in Gegenuhrzeigerrichtung) um den Phasenkreis man sich bewegen muß, um von der momentanen Ausgangs-Datenstromstelle zu der anderen Ausgangs-Datenstromstelle (DD, D) zu gehen ist, ohne Überqueren des Datenübergangs TR; und
(iv) falls eine Drehung in Uhrzeigerrichtung vorliegt (z.B. in der Richtung der Pfeile 184), wähle frühere Daten von dem anderen Ausgangs-Datenstrom (DD, D) in dem Bi-Phasen-Register aus, oder
(v) falls die Drehung in Gegenuhrzeigerrichtung vorliegt (z.B. in der Richtung der Pfeile 182), wähle spätere Daten von dem anderen Ausgangs-Datenstrom (DD, D) in dem Bi-Phasen-Register aus.
Eine Anwendung der vorstehenden Regel auf Fig. 6C wird nachfolgend erläutert.
Fig. 6C stellt eine weitere Ausführungsform der vorliegenden Erfindung dar, wobei M = 2 ist, so daß dort drei Zeitsektoren vorhanden sind, die durch zwei Verzögerungen D2, D3 (D1 ist weggelassen) produziert sind. Mit dieser Anordnung muß der Register-Multiplexer 56 ein Tri-Phasen-Register sein, das bedeutet drei parallele Register, die drei alternative Ausgangs-Datenströme D', DD' und DDD' propagieren, und zwar entsprechend zu Datenströmen D0, D2 und D3. Einrichtungen und Verfahren zum Aufbauen von Tri- Phasen-Registern und Auswählen irgendeines der drei Datenströme darin sind ausreichend nach dem Stand der Technik bekannt und können in Analogie zu Bi-Phasen-Registern verstanden werden.
In Fig. 4 sind die Verzögerung D1 und zugeordnete Register 76 und ein Gatter 92 weggelassen und der Eingang der Verztgerungsstufe 78 (Verzögerung D2) ist direkt mit dem Eingangs-Daten-Eingang 18 verbunden. Der Ausgangs-Datenstrom D' wird von dem Ausgang 73 abgeleitet und der Ausgangs-Datenstrom DD' wird von dem Ausgang 85 abgeleitet und der Ausgangs-Datenstrom DDD' wird von dem Ausgang 87 abgeleitet. Gatter 90, 94, 96 erzeugen Fehlübereinstimmungs-Signale W, Y, Z in derselben Art und Weise, wie dies zuvor beschrieben ist, allerdings mit der Verzögerung D1, dem Register 76 und dem Gatter 92 weggelassen. Die Betriebsweise dieser Anordnung wird leicht unter Bezugnahme auf das Phasendiagramm der Fig. 6C und der vorstehend angegebenen Regel verstanden.
In Fig. 6C besitzt der Phasenkreis 190 Sektoren W, Y, Z entsprechend den Fehlübereinstimmungs-Signalen W, Y, Z, die in Abhängigkeit von der Phasenverschiebung des Datenübergangs TR erzeugt sind. In dem Beispiel der Fig. 6C tritt der Datenübergang TR in dem W Sektor auf. Die Regel, die vorstehend angegeben ist (d.h. die Schritte (i) - (v)), wird auf Fig. 6C angewandt, wobei berücksichtigt wird, daß dabei nun drei mögliche Ausgangs-Datenströme D', DD', DDD' vorhanden sind.
Falls der momentane Datenstrom (D', DD', DDD") nicht an den Sektor angrenzt, der den Übergang TR enthält, dann liegt dort keine Änderung vor. Falls der momentane Ausgangs-Datenstrom an den Sektor angrenzt, der den Datenübergang TR enthält, dann ändert man den Ausgang zu dem Datenstrom, der nicht an den Übergangssektor angrenzt, der sich in Uhrzeigerrichtung oder in Gegenuhrzeigerrichtung bewegt, und zwar gemäß der Regel eines Nicht-Überquerens des TR.
Zum Beispiel bewege, mit dem Datenübergang TR in dem W Sektor gelegen, falls der momentane Ausgang D' ist, in Gegenuhrzeigerrichtung (Pfeil 192) zu DDD' und wähle spätere Daten von dem Tri-Phasen-Register aus. Falls der momentane Ausgang DD' ist, bewege in Uhrzeigerrichtung (Pfeil 194) zu DDD' und wähle frühere Daten von dem Tri- Phasen-Register aus. Es wird aus dem Vorstehenden ersichtlich werden, daß die Regeln (i) - (v) vorstehend für irgendeine Anzahl von Verzögerungen (M ≥ 2) anwendbar ist und korrekt frühere oder spätere Daten auswählen, so daß keine Daten-Bits weggelassen oder wiederholt werden.
Die Anordnung der Fig. 6C besitzt den Nachteil, daß ein Tri-Phasen-Register erforderlich ist, hat allerdings den Vorteil eines Ermöglichens einer schnelleren Betriebsweise als Anordnungen, die Bi-Phasen-Register verwenden. Dies kommt daher, daß die Summe der Verzögerungen SD = D1 ... DM geringer sein muß als die Taktperiode CP um einen gewissen Betrag Δ, der mindestens gleich der kleinsten physikalisch realisierbaren Abtastapertur ist (z.B. für ein Flip-Flop), welche Technologie auch immer verwendet wird, d.h. (SD + Δ) ≤ CP. Die schnellste Betriebsweise tritt dann auf, wenn die inkrementale Verzögerung Di = Δ ist und SD = (M + 1) Di ist. Je kleiner der Wert von M ist, desto kleiner ist SD, desto kleiner ist CP und desto größer ist die Taktfrequenz f∅ = 1/CP. Demzufolge ermöglicht M = 2 eine schnellere Betriebsweise als M ≥ 3.
Basierend auf der vorstehenden Beschreibung wird für Fachleute auf dem betreffenden Fachgebiet ersichtlich werden, daß die vorliegende Erfindung wesentliche Vorteile besitzt, wie dies hier hervorgehoben ist, nämlich: sie nimmt sowohl eine große als auch eine kleine Taktidatenverschiebung über ein breites Band von Verschiebungs-Frequenzen auf, sie erfordert nicht die Verwendung von Quadratur-Takten, sie erfordert nicht die Verwendung einer Halb-Bit-(Bi-Phase)Taktung in der Abtasteinrichtung, sie eliminiert die Verwendung gemessener Längen koaxialer Kabel, sie ist vollständig automatisch und sie ermöglicht höhere Taktfrequenzen.
Durch Eliminieren der unvermeidbaren Frequenz-Kompromisse, die Quadratur- und/oder Halb-Bit-Takten zugeordnet sind, macht die vorliegende Erfindung vollständig von der der IC-Technologie, die zur Ausführung des Systems verwendet wird, eigenen Geschwindigkeit Gebrauch. Im Gegensatz zum Stand der Technik verhindert die Phasen-Ausrichtungseinrichtung der vorliegenden Erfindung nicht einen Betrieb bei der maximalen, verfügbaren Frequenz, die durch die Funktion der Halbleiter-Technologie vorgegeben wird. Dies sind substantielle Vorteile von großem, praktischem Nutzen.
Während die vorliegende Erfindung in Bezug auf besondere Strukturen und Schritte beschrieben worden ist, dienen diese Auswahlen zur Vereinfachung der Erläuterung und sind nicht dahingehend vorgesehen, daß sie einschränkend sind. Zum Beispiel werden Fachleute auf dem betreffenden Fachgebiet verstehen, daß die Bestimmungen von früheren oder späteren Daten in dem Register-Multiplexer davon abhängen, wie die Datenströme definiert worden sind.

Claims

1. Gerät (50) zum Ausrichten der Phase digitaler Daten in Bezug auf die Phase ∅(0) eines Taktsignals, das aufweist:

eine Eingabeeinrichtung (18) zum Aufnehmen der digitalen Daten (D), in Bezug auf die erwünscht ist, daß sie ausgerichtet werden,

M Verzögerungseinrichtungen (70, 78, 82), die M inkrementale Verzögerungen (D1, D2, D3) liefern,

P Register (72, 76, 84, 86) von N Stufen, wobei jedes P = M + 1 beträgt, wobei die Daten (D) seriell über die M Verzögerungseinrichtungen (70, 78, 82) und zu den P Registern (72, 76, 84, 86) gekoppelt werden, die so angeordnet sind, daß ein erstes (72) der P Register (72, 76, 84, 86) einen Eingang besitzt, der mit einem Eingang zu einer ersten (70) der M Verzögerungseinrichtungen (70, 78, 82) gekoppelt ist,

wobei ein zweites Register (76) seinen Eingang mit einem Eingang einer zweiten (78) der M Verzögerungseinrichtungen (70, 78, 82) gekoppelt besitzt, was fortfährt, bis ein (P - 1)tes Register (84) seinen Eingang mit einem Eingang einer Mten Verzögerungseinrichtung (82) gekoppelt besitzt und ein Ptes Register (86) seinen Eingang mit einem Ausgang der Mten Verzögerungseinrichtung (82) gekoppelt besitzt, und weiterhin aufweist:

Einrichtungen zum Vergleichen (90, 92, 94, 96) von Signalen, die von den P Registern (72, 76, 84, 86) abgeleitet sind, in angrenzenden Paaren, die an deren Eingängen um eine der M Verzögerungseinrichtungen (70, 78, 82) separiert sind, und wobei das Pte Register (86) mit einem Signal (73') von dem ersten Register (72) verglichen wird, um ein Fehlübereinstimmungssignal (W, X, Y, Z) zu liefern, das anzeigt, während welcher der Verzögerungen (D1, D2, D3), die durch die M Verzögerungseinrichtungen (70, 78, 82) geliefert ist, ein Datenübergang (102 - 138) aufgetreten ist, und

eine logische Einrichtung (54) zum Empfangen des Fehlübereinstimmungssignals (W, X, Y, Z) und Auswählen eines von mindestens zwei Datenausgängen (D, DD), die von Ausgängen von mindestens zwei der P Register (72, 76, 84, 86) als der ausgerichtete Daten-Ausgang abgeleitet sind, DADURCH GEKENNZEICHNET, DASS ein Signal von dem Pten Register (86) mit einem Signal von dem ersten Register (72) verglichen wird, um ein Fehlübereinstimmungssignal zu liefern, das anzeigt, während welcher der Verzögerungen, die durch die M Verzögerungseinrichtungen (70, 78, 82) geliefert werden, ein Datenübergang aufgetreten ist.

2. Gerät (50) nach Anspruch 1, wobei die mindestens zwei der P Register (72, 76, 84, 86) an deren Eingängen durch mindestens eine inkrementale Verzögerung (70, 78, 82) separiert sind.

3. Gerät (50) nach Anspruch 1, wobei die mindestens zwei der P Register (72, 76, 84, 86) an deren Eingängen durch mindestens zwei inkrementale Verzögerungen (D1, D2, D3) separiert sind.

4. Gerät (50) nach Anspruch 1, wobei M ≥ 2 und N ≥ 1 ist.

5. Gerät (50) nach Anspruch 4, wobei M ≥ 3 und N ≥ 3 ist.

6. Gerät (50) nach Anspruch 5, wobei die mindestens zwei der P Register (72, 76, 84, 86) das erste (72) und das dritte Register (84) sind.

7. Gerät (50) nach Anspruch 1, wobei M = 3 und P = 4 ist und P Einrichtungen zum Vergleichen (90, 92, 94, 96) der Signale vorhanden sind, die von den Registern (72, 76, 84, 86) in angrenzenden Paaren abgeleitet sind, und wobei die logische Einrichtung (54) die Auswahl des einen der zwei Daten-Ausgänge (D oder DD) von einer zu der anderen basierend darauf, ob Eingänge der ersten bis vierten Einrichtung zum Vergleichen (90, 92, 94, 96) der Signale dieselben (ja) sind oder nicht (nein), ändert, wobei W, X, Y, Z binäre Ausgänge jeweils der ersten bis vierten Einrichtung zum Vergleichen (90, 92, 94, 96) darstellt, wie folgt:

8. Gerät (50) nach Anspruch 1, wobei die logische Einrichtung (54) ein Auswahlsignal liefert, das als den ausgerichteten Daten-Ausgang den einen der mindestens zwei Daten-Ausgänge (D, DD) auswählt, dessen Übergang am frühesten in der Zeit von einem entsprechenden Takt-Übergang (100, 110, 120, 130) auftritt.

9. Gerät (50) nach Anspruch 1, wobei die logische Einrichtung (54) und deren Einrichtung zum Vergleichen (90, 92, 94, 96) zum Einsetzen einer Regel beim Bestimmen dienen, welcher eine der mindestens zwei Daten-Ausgänge (D, DD) auszuwählen ist, wobei die Regel aufweist:

(i) Bestimmung, welcher Daten-Ausgang (D, DD) momentan ausgewählt wird;

(ii) wenn Daten von einem momentan ausgewählten Daten-Ausgang (D, DD) nicht eine Grenze eines Phasen-Raum-Sektors bilden, der einen Daten- Übergang TR enthält, nichts unternehmen; oder

(iii) wenn Daten von dem momentan ausgewählten Daten-Ausgang (D, DD) eine Grenze eines Phasen-Raum-Sektors bilden, der einen Daten-Übergang TR enthält, dann Bestimmung, welche rotationsmäßige Richtung um einen Phasenkreis man sich bewegen muß, um von Daten von einer Stelle eines momentanen Daten-Ausgangs (D, DD) zu Daten einer Stelle von einem anderen Daten-Ausgang (D, DD) zu kommen, der keine Grenze eines Phasen- Raum-Sektors bildet, der den Daten-Übergang TR ohne Überquerung des Daten-Übergangs TR bildet; und

(iv) wenn eine Rotation in einer ersten Richtung liegt, Auswählen früherer Daten von einem temporär gespeicherten, anderen Ausgangs-Daten-Strom zur Zuführung zu dem ausgerichteten Daten-Ausgang; oder

(v) wenn die Rotation in einer zweiten, entgegengesetzten, drehungsmäßigen Richtung liegt, Auswählen späterer Daten von dem temporär gespeicherten anderen Ausgangs-Daten-Strom zur Zuführung zu dem ausgericheten Daten-Ausgang.