KR100416512B1 - 비트동기회로 - Google Patents

Abstract

본 발명은 고품질의 비트동기회로를 제공하는 것을 목적으로 한다. 시리얼통신의 수신회로에 사용되는 비트동기회로에 있어서, 입력클록에 따라 위상이 거의 등간격으로 어긋난 복수의 클록을 생성하는 다상 클록생성회로; 및 입력클록에 대하여 다상클록 생성회로로부터의 출력중 어느 클록이 클록 주기의 정수배의 위상 시프트를 갖는 지를 검출하는 검출회로를 구비하여 구성된다.

Description

비트동기회로{Bit synchronizing circuit}

본 발명은, IEEE1394 시리얼통신의 수신기 등에 사용되는 비트동기회로에 관한 것이다.

정보기기의 디지탈화에 따라, 디지탈신호의 고속 시리얼통신이, LSI간 데이터전송으로부터 무선통신, 광파이버 통신에 이르기 까지 폭넓게 사용되게 있다.

이러한 디지탈통신에서는, 통신용 데이터 외에, 데이터를 정확하게 샘플하기 위한 타이밍정보를 보낼 필요가 있다. 고속 시리얼통신의 대부분은, 통신선을 적게 하기 위해, 타이밍정보를 데이터와는 별도의 선을 사용하여 전송하지 않는다. 그 대신 데이터에 용장성을 갖게 하여, 일정시간내에 데이터가 천이하는 것을 보증하는 코딩을 사용한다. 데이터의 천이 그 자체가 타이밍정보이기 때문에, 천이와 천이의 간격이 충분히 짧으면, 수신기측에서는 데이터의 천이를 기초로 데이터를 정확하게 복원할 수 있다. 이를 실현하는 회로는, 비트동기회로 또는 심볼동기회로라고 불리운다.

최근, 고속 시리얼통신에 있어서, 예컨대, ISDN에서의 2선식 가입자 선계의 시분할 방식이나, 그외의 반2중 통신과 같이, 데이터를 간헐적으로 송수신하는 버스트 모드 통신으로 불리우는 방식의 개발이 진행되고 있다. 버스트 모드 통신에서는, 통상, 비트동기를 확립하기 위해, 전송하고자 하는 데이터의 앞에 프리앰블로 불리우는 특정패턴을 전송한다. 프리앰블의 기간중은 전송하고자 하는 데이터를 보낼 수 없기 때문에, 프리앰블을 짧게하면 할 수록, 통신의 효율을 증가시킬 수 있다. 프리앰블을 짧게하기 위해서는, 고속으로 동기를 확립하는 비트동기회로의 기술이 중요하다.

또한, 예컨대, 광파이버통신이나 무선통신과 같이 증폭기를 사용하여 신호를 변환하는 방식의 경우, 증폭기가 안정될때 까지, 신호의 펄스폭에 편이가 발생한다. 이 현상이 발생하였을 때의 송신 및 수신의 신호파형을 도 11에 나타낸다. 도 11에서, 송신신호는 송신기의 출력의 시간변화를 나타내고 있다. 이 도에서는, 프리앰블로서 사용되는 O, 1의 반복패턴을 사용한 것을 도시하고 있다. 예컨대, 광파이버 통신의 경우, 이 송신신호를 기초로, LED 또는 레이저에 광신호를 출력시킨다.

도 11의 수신신호는, 광신호를 수광소자에 의해 수신하고, 증폭처리한 신호의 일예이다. 수신측의 증폭기 등의 특성에 따라, 수신신호의 선두에 있어서는, 신호가 하이인 기간이 송신신호에 비해 길게되고, 로우인 기간이 짧게 되어 있다. 이 경향은 수신을 계속함으로써 적어지며, 점차로 송신신호의 파형에 근사하게 된다. 이 수신신호의 편이의 영향을 제거하기 위해, 다시 프리앰블을 부가해야 한다. 이러한 경우에 대응하기 위해, 펄스폭이 편이되고 있는 경우에도 정확히 동기를 도모할 수 있는 비트동기회로가 중요하다.

이와 같은 비트동기를 취하기 위한 종래 기술로서, 이하의 3종류의 것이 알려지고 있다.

제 1 기술은, "Phase-Locked Loops-Design, Simulation, Applications" Third Edition, Roland E. Best, 1997, McGraw-Hill에 개시되어 있는 바와 같은, PLL(Phase-Locked Loops)를 사용한 것이다. 이 기술에서는, 수신측에서 클록생성하기 위해 전압제어 오실레이터를 사용한다. 전압제어 오실레이터는, 동작전압을 변경하는 것에 의해 출력되는 클록의 속도를 바꿀 수 있는 오실레이터이다. PLL은, 수신신호의 천이점과 생성된 클록의 위상차를 사용하여, 수신신호의 천이점과 클록의 천이점이 일치하도록 전압제어 오실레이터의 속도를 제어한다. 이와 같이 수신신호에 동기한 클록으로 수신데이터를 샘플함으로써 정확하게 수신할 수 있다.

일반적으로, 수신측에서 수신신호에 동기한 클록을 생성하는 비트동기회로는 클록 리커버리 방식이라 한다. 비트동기회로에 클록 리커버리 방식을 사용한 경우, 수신데이터는 수신신호에 동기한 클록에 동기하기 때문에, 이를 수신기의 시스템 클록에 동기하기 위해, 통상, 비동기의 FIFO(First In First Out)을 사용한다. 수신신호를, 수신신호에 동기한 클록으로 비동기 FIFO에 기입하고, 수신기의 시스템 클록으로 판독함으로써, 수신기의 시스템 클록과 동기가 취해질 수 있다.

제 2 기술은, 비트 레이트와 비교하여 충분히 빠른 클록으로 데이터를 샘플링하고, 샘플링 데이터의 값이 변하는 타이밍으로부터 수신을 위한 샘플타이밍을 결정하도록 한 고속클록을 사용한 것이다. PC의 시리얼 콘트롤러인 UART(Universal Asynchronous Receiver and Transmitter)가 이 방법을 사용하고 있다. UART에서는, 조보동기라고 불리우는 데이터 포맷을 사용한다. 조보동기에서는, 통상, 8비트의 데이터마다, 앞에 스타트 비트, 뒤에 스톱 비트를 부가한다. 스타트 비트는 항상 1, 스톱 비트는 항상 0이다. 비트 레이트의 16배의 클록으로 수신신호를 샘플링하여, 샘플링 데이터가 0에서 1로 변화한 시점, 즉 스타트 비트가 시작된 시점에서 4비트 카운터를 초기화한다. 카운터가 8이 되었을 때의 샘플링 데이터를 8회분 축적하고, 그 다음의 스톱 비트가 0인 것을 확인하여, 수신데이터로서 출력한다.

제 3 기술은, 일본 공개특허공보 6-53950호에 기재된 바와 같은, 2개의 오실레이터의 절환을 사용한 것이다. 수신신호의 로우와 하이에 따라, 2개의 오실레이터의 동작을 교대로 동작을 개시하도록 한다. 2개의 오실레이터는, 각각, 수신신호의 상승 또는 하강으로 동작을 개시하기 때문에 그 출력은 수신신호에 동기하고 있다. 2개의 오실레이터의 출력의 OR를 취함으로써 수신데이터에 동기한 클록을 생성한다. 이 기술에 있어서도, 제 1 기술에서 설명한 비동기 FIFO가 필요하다.

그러나, 상기 제 1∼3의 기술에서는, 이하와 같은 문제가 있다.

제 1 기술에서는 동기에 시간이 소요되기 때문에, 데이터의 앞에 김 프리앰블이 필요하게 된다. 또한, 아날로그회로를 포함하기 때문에, 저비용에 의한 양산이 어렵다.

제 2 기술에서는, 100 Mbps로부터 수 Gbps의 고속통신의 경우, 필요한 클록이 수백 MHz 이상으로 되어, 염가의 CMOS LSI로의 실장에 적합하지 않다.

제 3 기술에서는, 클록이 데이터의 에지와 순시에 동기하기 때문에, 수신신호의 변동이 그대로 클록의 변동으로 된다. 변동이 큰 경우, 클록 리커버리 방식에서 필요한 비동기 FIFO가 고속으로 동작할 필요가 있다.

따라서, 이들 이외에 하기와 같은 제 4∼6의 기술이 제안되어 있다.

제 4 기술은, 다상클록, 즉, 위상이 어긋난 복수의 클록으로부터 수신데이터에 근사한 위상을 갖는 클록을 선택하는 것이다(일본 공개특허공보 7-193562호, 동 공개특허공보 9-181713호, 동 공개특허공보 10-247903호 등 참조). 이들 공보에는,수신신호의 천이점과 가장 위상이 가까운 클록을 다상클록중에서 선택하는 실방방법이 개시되어 있다. 또, 이 기술에 있어서도, 제 1 기술에서 설명한 비동기 FIFO가 필요하게 된다.

제 5 기술은, 조보동기의 고속화를 꾀한 것이다("A CMOS Serial Link for Fully Duplexed Data Communication," K. Lee, et al., IEEE Journal of Solid -State Circuits, Vo1.30, No.4, April 1995 등 참조). 이 기술에서는, 500 Mbps라는 고속통신을 실현하도록 병렬성을 높이기 위해, 비트 레이트의 10분의 1의 스피의 다상클록을 사용하고 있다. 구체적으로는, 위상이 등간격으로 시프트된 40개의 1/10 클록을 사용한다. 이들 클록으로 샘플링한 데이터를 단일 클록으로 재샘플링함으로써, 10비트 시간의 사이를 비트 레이트의 4배의 속도로 샘플링한 것과 동등의 정보가 50 MHz의 간격으로 얻어진다.

이 데이터를 에지검출회로에 입력함으로써, O에서 1로의 변화점을 검출한다. 실제로는, 이 기술에서는, 전송될 데이터의 앞에 1111100000이라는 형태의 프리앰블을 적어도 3회 송신하는 것을 전제로 하고 있고, 이 기간중, 한번의 샘플링으로 1개소만, 즉 스타트 비트의 선두에서만 0에서 1로 변화한다. 이에 의해, 스타트 비트의 위치의 특정이 가능하다. 프리앰블이 종료되어 데이터가 송수신되어도, 스타트 비트의 에지는 거의 동일한 개소에 나타나기 때문에, 데이터중의 에지는 무시하고, 스타트 비트의 에지를 추적하는 회로가 제공되고 있다.

상기한 바와 같이, 데이터수신중, 스타트 비트의 에지의 위치를 특정할 수 있기 때문에, 그로부터 4샘플씩이 각 비트에 대응하는 것으로 간주된다. 각 비트의값은, 대응하는 4샘플의 다수결로 결정한다.

제 6 기술은, 예컨대 일본 공개특허공보 9-36849호에 기재되어 있는 바와 같은, 오버샘플링을 사용한 것이다. 이 기술에서는, 수신신호를 비트 레이트보다 빠른 레이트로 샘플한 결과를 비트 레이트와 같은 레이트로 병렬화한 데이터를 처리한다. 구체적으로는, 병렬데이터로부터 변화점을 추출하고, 병렬데이터내의 변화점의 수와 위치로부터 수신데이터로 간주되는 샘플링 데이터를 선택한다.

상기 제 4 기술에서는, 수신신호의 에지정보로부터 클록을 선택하고, 그 선택된 클록으로 수신신호를 샘플링하는 것이나, 설계한 회로에 맞도록 위상을 대략 비트 레이트를 분할한 동일하게 지연시킨 다상클록이 필요하고, 그 클록을 발생시키기 위한 회로가 필요하다.

또한, 상기 제5, 6의 기술에 있어서도, 적당히 지연된 다상클록이 필요하다.

따라서, 상기한 바와 같은 제4∼6의 기술에 바람직한 고품질의 비트동기회로가 요망되고 있다.

본 발명은 고품질의 비트동기회로를 제공하는 것을 목적으로 한다.

본 발명에서는, 시리얼통신의 수신회로에 사용되는 비트동기회로에 사용되는비트동기회로에 있어서, 입력클록에 기초하여 위상이 거의 등간격으로 어긋난 복수의 클록을 생성하는 다상클록 생성회로와, 입력 클록에 대해 다상클록 생성회로로부터의 출력중 어느 클록이 클록 주기의 정수배의 위상 시프트를 갖는 지를 검출하는 검출회로를 구비한 구성으로 되어 있다.

본 발명에 의하면, 상기한 바와 같은 다상클록생성회로와 검출회로를 구비하고 있기 때문에, 다상클록의 위상 시프트량(지연량)을 검출할 수 있고, 이 검출결과에 따라 다상클록의 위상 시프트량(지연량)을 적정화하여, 고품질의 비트동기회로를 실현할 수 있다. 따라서, 상기 제4∼6의 기술에 바람직한 고품질의 비트동기회로를 실현할 수 있다.

또한, 본 발명에서는, 상기 비트동기회로에서, 다상클록 생성회로는, 입력클록을 거의 동일한 시간양만큼 지연시키는 지연회로가 복수개 접속된다.

본 발명에 의하면, 다상클록생성회로를 복수의 지연회로로 구성하기 때문에, 상기한 바와 같은 고품질의 비트동기회로를 용이하게 실현할 수 있다.

또한, 본 발명에서는, 상기 비트동기회로에서, 검출회로로부터의 출력이 입력되는 논리회로와, 그 논리회로에서의 출력이 입력되는 동시에 출력이 그 논리회로에 입력되는 래치회로를 구비한 구성으로 되어 있다.

본 발명에 의하면, 상기한 바와 같은 논리회로와 래치회로를 구비한 구성이기 때문에, 래치된 값에 따라, 몇상째에서 비트 레이트의 주기분 또는 클록의 주기분이 시프트되는 지를 결정하도록 구성할 수 있어, 메타스태빌리티가 발생되었을 때, 메타스태빌리티의 발생으로 인한 불안정한 동작이 거의 일어나지 않는 안정한 회로 구성이 논리 회로에서 수회의 동작을 행하고 논리 회로를 통과시킴으로써 실현될 수 있다.

또한, 본 발명에서는, 상기 비트동기회로에서, 래치회로의 데이터를 일정한 타이밍에 따라 클리어하도록 구성하고 있다.

본 발명에 의하면, 래치회로의 데이터를 일정한 타이밍으로 클리어하도록 구성하기 때문에 현재의 상태를 취득할 수 있다.

또한, 본 발명에서는, 상기 비트동기회로에서, 검출회로로부터의 출력을 복수회 샘플링하여, 샘플링치를 연산하는 연산회로를 구비한 구성으로 하고 있다.

본 발명에 의하면, 상기한 바와 같은 연산회로를 구비한 구성으로 하고 있기때문에, 그 연산회로의 연산결과에 따라, 몇상째에서 비트 레이트의 주기분 또는 클록의 주기분이 시프트되는 지를 결정하도록 구성할 수 있어, 연산 회로에서 연산을 행함으로써, 메타스태빌리티가 발생했을 때, 메타스태빌리티의 발생으로 인한 불안정한 동작이 거의 일어나지 않는다.

또한, 본 발명에서는, 상기 비트동기회로에서, 검출회로로부터의 출력을 일정시간 유지하는 동시에 일정기간마다 갱신하도록 구성하고 있다.

본 발명에 의하면, 검출회로로부터의 출력을 일정시간 유지하는 동시에 일정기간마다 갱신하도록 구성하고 있기 때문에, 노이즈 등의 외란 요인으로 인해 검출회로로부터의 출력이 빈번히 변경되는 단점을 방지하고, 이러한 변화가 빈번히 변경되지 않도록 하여, 회로의 안정동작을 얻을 수 있다.

또한, 본 발명에서는, 상기 비트동기회로에서, 검출회로로부터의 출력을 비트데이터 수신시에 유지하도록 구성하고 있다.

본 발명에 의하면, 검출회로로부터의 출력을 비트데이터 수신시에 유지하도록 구성하고 있기 때문에, 비트데이터 수신시에 회로의 안정한 동작을 얻을 수 있다.

또한, 본 발명에서는, 상기 비트동기회로에서, 다상클록 생성회로에서의 다상클록이 입력되어, 각각 다른 상으로 비트동기의 동작을 행하는 복수의 비트동기 동작회로와, 검출회로의 검출결과에 따라, 복수의 비트동기 동작회로에서의 출력을 선택하는 선택회로를 구비한 구성으로 하고 있다.

본 발명에 의하면, 상기한 바와 같은 복수의 비트동기 동작회로와 선택회로를 구비한 구성으로 하고 있기 때문에, 검출회로의 검출결과에 따라 어떤 비트동기 동작회로를 사용할 지를 선택회로에서 선택하여, 다상클록의 위상 시프트량(지연량)을 용이하게 적정화할 수 있다.

또한, 본 발명에서는, 상기 비트동기회로에서, 다상클록생성회로에서의 다상클록이 입력되어, 검출회로로부터의 검출결과에 따라, 출력하는 다상클록을 선택하는 클록선택회로를 구비한 구성으로 하고 있다.

본 발명에 의하면, 상기한 바와 같은 클록선택회로를 구비하여 구성하기 때문에, 비트동기의 동작을 행하는 비트동기 동작회로를 클록선택회로의 후단에 접속하고, 그 비트동기 동작회로의 동작에 필요한 상의 클록을 클록선택회로에서 출력함으로써, 단일의 비트동기 동작회로에서 비트동기회로를 구성할 수 있기 때문에, 회로구성을 간소화하여 비용 절감을 꾀할 수 있다.

상기의 본 발명의 어느 구성도 디지탈회로로 구성할 수 있기 때문에, 염가로 고품질의 비트동기회로를 실현할 수 있다.

이상과 같이, 본 발명에 의하면, 디지탈회로에서, 다상클록을 생성하여, 그 지연량을 검지하는 검지회로를 제공하는 것에 의해, 염가의 비트동기회로를 실현할수 있다.

또한, 메타스태빌리티나 외란 노이즈에 강한 안정한 비트동기회로를 실현할 수 있다.

본 발명에 의하면, 다상클록생성회로의 위상 시프트량(각각의 지연회로의 지연량)이 설계치로부터 벗어난 경우에, 로직에 의한 보정회로를 동작시켜, 제조 불균일에 의한 지연량의 시프트나, 온도변화에 의한 지연량의 변동에 대처할 수 있는 안정한 비트동기회로를 형성할 수 있다.

도1은 본 발명의 제 1 실시예의 비트동기회로의 개략구성을 보인 블록도이다.

도2는 도1에 보인 비트동기회로의 상세한 회로 구성을 도시한 블록도이다.

도3은 도2의 구성에 따른 다상클록의 클록 파형을 보인 도면이다.

도4는 도2의 구성을 갖는 검출회로로부터의 출력을 도시한 도면이다.

도5는 제 2 실시예의 비트동기회로의 개략구성을 보인 블록도이다.

도6은 제 3 실시예의 비트동기회로의 개략구성을 보인 블록도이다.

도7은 제 4 실시예의 비트동기회로의 개략구성을 보인 블록도이다.

도8은 제 5 실시예의 비트동기회로의 개략구성을 보인 블록도이다.

도9는 도8의 비트동기회로의 회로(800)의 보다 상세한 회로구성을 보인 블록도이다.

도10은 도8의 구성에 따른 다상클록의 클록 파형을 보인 도면이다.

도11은 광 구신기의 증폭기가 안정되기 전에 신호의 펄스폭에 바이어스가 발생했을 때의 송신 및 수신의 신호파형을 도시한 도면이다.

이하, 도면을 참조하여, 본 발명의 바람직한 실시예를 상세히 설명한다.

[제 1 실시예]

본 발명에 따른 제 1 실시예의 비트동기회로의 개략구성을 도1의 블록도에 나타낸다.

도1에 나타낸 바와 같이, 본 실시예의 비트동기회로는, 시리얼통신의 수신회로에 사용되는 비트동기회로에서, 입력클록에 따라 위상이 서로 일정한 간격으로 어긋난 복수의 클록을 생성하는 다상클록 생성회로(100) 및 어떤 클록이 입력클록에 대해 다상클록 생성회로에 의해 발생되는 출력들중 한 클록 주기의 정수분의 위상 시프트를 갖는지 검출하는 검출회로(110)를 구비한 구성이다.

본 실시예의 보다 상세한 회로구성을 도2의 블록도로 나타낸다.

도2에 나타낸 바와 같이, 상기 회로구성에서는, 도1의 다상클록 생성회로(100)가, 거의 동일한 시간 주기로 상기 입력 클록을 지연시키는지연회로(201∼208)가 복수접속되어, 지연회로(201)의 입력클록인 로컬클록을 순차 지연시켜 다상클록인 클록 0∼클록 7을 얻도록 구성한 것이다. 도1의 검출회로(110)를 D 플립 플롭(210∼216)으로부터 구성하고 있다. 본 실시예에서는, 지연회로(20l∼208)를 8단으로 하여, 8상의 클록(클록 0∼클록 7)을 출력하고, 상기 클록의 1주기분을 검출하는 것에 대해 설명하지만, 본 발명은 이에 한정되지 않는다.

여기서는, 예컨대 도3의 클록파형도에 나타낸 바와 같이, 상기 입력 클록과 같은 클록이 지연회로(201)에 입력되었다고 가정한다. 지연회로(201)로부터의 출력은 입력 클록이 지연된 클록 O으로서 출력된다. 클록 O을 지연회로(202)에 입력하는 것에 의해, 클록 O이 지연되어 클록 1이 출력된다. 이와 같은 방식으로, 클록 2에서 클록 7까지를 작성(생성)한다.

상기 지연회로들에 의해 생성된 몇 개의 클록이, 클록의 주기분만 위상 시프트되는지를 조사하는 방법중 하나로서, D 플립 플롭(210∼216)을 사용한다. D 플립 플롭(210∼216)의 입력으로서, 각각 클록 l에서 클록 7까지를 사용한다. 상기 D 플립 플롭(210∼216)을 동작시키는 클록으로서 클록 0을 사용한다. 이러한 동작을 행하는 것에 의해, 각각의 D 플립 플롭(210∼216)의 출력(Q)은, 도4에 나타낸 바와 같이, Q1=0, Q2=0, Q3=1, Q4=1, Q5=0, Q6=0, Q7=1이라는 값을 나타낸다.

Q1에서 Q7까지 순차 상기 D 플립플롭(210∼216)의 출력을 따라, 상기 클록 지연은, 최초로 1이 0으로 되는 위치이며, 도4에서 Q4와 Q5 사이에 있는 클록의 1주기가 된다. 즉, 클록 O에서 클록 4가 클록의 1주기를 분할한 다상클록으로 된다.이와 같은 방식으로, 지연회로의 지연량을 측정할 수 있다.

따라서, 본 실시예에 의하면, 상기한 바와 같이 다상클록 생성회로(100)와 검출회로(110)를 제공한 구성으로 하고 있기 때문에, 다상클록의 위상 시프트량(지연량)을 검출할 수 있고, 상기 검출결과에 따라 다상클록의 위상 시프트량(지연량)을 적정화하여, 예컨대 상기 제 4∼제 6의 기술에 적합한 고품질의 비트동기회로를 실현할 수 있다. 또한, 다상클록 생성회로(100)를 상기한 바와 같이 복수의 지연회로(201∼208)로 구성하고 있기 때문에, 고품질의 비트동기회로를 용이하게 실현할 수 있다. .

[제 2 실시예]

상기 제 1 실시예의 도2에 나타낸 바와 같은 구성에 있어서, 지연량을 측정할 때, D 플립플롭(210∼216)의 입력클록과 데이터의 천이가 서로 가까운 경우, 메타스태빌리티가 발생하는 경우가 있다.

여기서는, 메타스태빌리티에 대해 설명한다. D 플립플롭(래치회로)을 정상으로 동작시키기 위해서는, 클록의 전후로, 임의 시간의 주기동안, 입력데이터를 상수로 유지할 필요가 있다. 입력된 데이터가 상기 소정 시간의 주기동안 변하는 경우, D 플립플롭(래치회로)의 출력이 0도 1도 아닌 불안정한 값을 출력할 가능성이 있는데, 이러한 현상을 메타스태빌리티라 부른다. 이와 같은 메타스태빌리티는 상기 회로 오동작의 원인이 될 수 있기 때문에 그러한 메타스태빌리티가 발생하더라도 안정한 동작을 유지시키는 것이 바람직하다.

따라서, 제 2 실시예에서, 이러한 메타스태빌리티가 발생하더라도 안정한 동작을 유지하기 위한 회로구성에 대해 설명한다.

제 2 실시예의 개략구성을 도5의 블록도로 나타낸다. 도5에 나타낸 바와 같이, 상기 구성에서는, 검출회로(501)(상기 실시예에 따른 도2의 D 플립플롭(210∼216)에 대응)로부터의 출력이 입력되는 논리회로(502)와, 그 논리적회로(502)로부터의 출력이 입력되는 동시에 출력이 그 논리회로(502)에 입력되는 래치회로(503)를 구비한 것으로 하고 있다. 또, 도5에 있어서, 클록 a, b는, 클록 b가 도2의 클록 0에 상당하여, 클록 a가 도2의 클록 1∼클록 7에 대응하는 것이다.

즉, 검출회로(501)(상기 제 1 실시예의 도2의 D 플립플롭(210∼216)에 상당)의 출력과 래치회로(503)로부터의 출력을 논리곱 회로(502)에 입력하며, 상기 논리곱 회로는 논리곱 연산을 수회 행하고, 래치회로를 통과시켜, 메타스태빌리키에 의한 불안정한 동작을 억제하거나 안정화한다. 본 실시예에서는, 상기 래치된 값에 따라, 어떤 클록이 비트 레이트의 주기분 또는 클록의 주기분의 위상 시프트를 갖는지 결정하도록 구성하고 있다.

도5에 나타낸 구성에서는, 단일의 검출회로(501)에 대해 논리곱 회로(502) 및 래치회로(503)를 하나씩 제공하고 있지만, 도2에 나타낸 구성과 같이 복수의 검출회로가 존재하는 경우에는, 각각의 검출회로에 대응하는 논리곱 회로 및 래치회로를 제공할 수 있다.

또한, 상기와 같은 방식으로 래치를 계속하면, 현재의 정확한 값을 유지하지 않을 가능성이 있다. 이를 방지하기 위해, 상기 래치의 데이터를 세트 간격으로 주기적으로 클리어하여, 현재의 상태를 유지할 수 있다.

상기한 바와 같이, 본 실시예에 의하면, 상기한 바와 같은 논리곱 회로(502)와 래치회로(503)를 구비한 구성은, 래치된 값에 따라, 어떤 클록이 비트 레이트의 주기분 또는 클록의 주기분의 위상 시프트를 갖는지 결정할 수 있고, 메타스태빌리티가 발생했을 때, 논리곱 회로(502)에서 수회의 연산을 행하고 래치회로(503)를 통과시킴으로써, 메타스태빌리티의 발생에 의한 불안정한 동작이 거의 발생하지 않는 회로구성을 실현할 수 있다. 또한, 래치회로(503)의 데이터를 일정한 타이밍으로 클리어하도록 구성하면, 현재의 상태를 유지할 수 있다.

[제 3 실시예]

제 3 실시예로서, 상기 제 2 실시예와 다른 구성으로서, 메타스태빌리티가 발생하더라도 안정한 동작을 실현할 수 있는 구성에 대해 설명한다.

제 3 실시예의 개략구성을 도6의 블록도로 나타낸다. 도6에 나타낸 바와 같이, 상기 구성에서는, 다상클록 생성회로(600)(상기 제 1 실시예의 다상클록 생성회로(100)에 대응) 및 검출회로(610)(상기 제 1 실시예의 검출회로(110)에 대응)의 후단에, 검출회로(610)로부터의 출력을 복수회 샘플링하고, 샘플링치를 연산하는 샘플링/연산회로(620)를 포함하고 있다. 여기서, 상기 제 1 실시예와 같이, 다상클록 생성회로(600)는 복수의 검출회로를 포함할 수 있고, 상기 검출회로(6l0)는 복수의 D 플립플롭을 포함할 수 있다.

즉, 본 실시예에서는, 메타스태빌리티의 발생에 의한 불안정한 동작을 억제하기 위해 검출회로(610)로부터의 출력을 복수회 샘플링하고, 상기 샘플링된 출력의 평균값을 취하기 위해 샘플링/연산회로(620)에서 연산하도록 구성한 것이다. 그리고, 본 실시예에서는, 어떤 클록이 비트 레이트의 주기분 또는 입력클록의 주기분의 위상 시프트를 갖는지 결정하도록 구성하고 있다.

상기한 바와 같이, 상기한 바와 같은 샘플링/연산회로(620)를 포함한 구성으로 하고 있기때문에, 상기 샘플링/연산회로(620)의 연산결과에 따라, 어떤 클록이 비트 레이트의 주기분 또는 입력클록의 주기분의 위상 시프트를 갖는 지 결정할 수 있고, 따라서, 상기한 바와 같이 샘플링/연산회로(620)에서 검출회로(110)부터의 출력을 수회 샘플링하고 값을 평균화하는 연산을 행함으로써, 메타스태빌리티의 발생에 의한 불안정한 동작이 거의 발생하지 않는 안정한 회로구성을 실현할 수 있다.

상기 제 1 ~ 제 3 실시예에 있어서, 노이즈 등의 외란 요인들 때문에 검출회로로부터의 출력이 빈번히 변경되어, 회로전체가 불안정한 동작을 일으키는 불량이 예상된다. 이와 같은 불량을 방지하기 위해, 검출회로(110, 210∼216, 501, 610)로부터의 출력을 일정 기간동안 유지하여, 빈번히 변경하지 않고, 회로의 안정한 동작을 실현할 수 있다. 즉, 일정 세트 간격마다 검출회로로부터의 출력을 일정시간 유지하는 동시에 일정기간마다 갱신하도록 구성함으로써, 노이즈 등의 외란 요인 때문에 검출회로로부터의 출력이 빈번히 변경되는 불량을 방지하여, 이러한 변화의 빈번한 변경없이 회로의 안정동작을 얻을 수 있다.

또한, 검출회로로부터의 출력을 비트 데이터 수신시에 유지하도록 구성하는 것에 의해, 비트 데이터 수신시에 회로의 안정동작을 얻을 수 있다.

[제 4 실시예]

제 4 실시예에서와 같은 비트 동기의 동작을 행하는 비트동기 동작회로를 포함하는 비트동기회로에 관해, 도7을 참조하여 설명한다.

도7에 나타낸 바와 같이, 본 실시예의 비트동기회로는, 상기 제 1∼3 실시예중 어느 하나의 회로(700)를 구비하고, 또한, 그 회로(700)의 다상클록 생성회로에서의 다상클록이 입력되어, 각각 다른 위상으로 비트동기의 동작을 행하는 복수의 비트동기 동작회로(701)와, 상기 회로(700)의 검출회로의 검출결과에 따라, 복수의 비트동기 동작회로에서의 출력을 선택하는 선택회로(선택기)(702)를 구비한 구성을 갖는다.

회로(700)는, 상기 제 1 실시예와 같이 다상클록 생성회로와 검출회로를 포함해도 좋고, 상기 제 2 실시예와 같이 논리적회로 및 래치회로를 포함해도 좋고, 또는 상기 제 3 실시예와 같이 연산회로를 포함해도 좋다. 따라서, 상기 제 2 실시예와 같이 논리곱 회로 및 래치회로를 포함한 구성에서의 검출결과는 래치회로를 통해 얻어지고, 상기 제 3 실시예와 같이 연산회로를 포함한 구성에서의 검출결과는 연산회로를 통해 얻어진다.

본 실시예에 있어서도, 상기 제 1 실시예와 같이, 다상클록 생성회로는 복수의 검출회로로 구성할 수 있고, 상기 검출회로는 복수의 D 플립플롭으로 구성할 수 있다.

즉, 본 실시예에서는, 실제로 비트동기회로에 상기 실시예의 회로를 구성할 때에, ···n-2상으로 움직이는 비트동기 동작회로, n-1상으로 움직이는 비트동기 동작회로, n상으로 움직이는 비트동기 동작회로, n+1상으로 움직이는 비트동기 동작회로…(n은 정수), 보다 구체적으로는 예컨대 4상의 클록으로 동작하는 비트동기 동작회로, 5상의 클록으로 동작하는 비트동기 동작회로, 6상의 클록으로 동작하는 비트동기 동작회로 등이, 몇 개의 비트동기 동작회로(701)를 포함한다. 그리고, 상기 비트동기 동작회로(701)에 회로(700)의 다상클록 생성회로(지연회로)에 의해 생성된 다상클록을 입력하여, 각각의 비트동기 동작회로(701)를 동작시킨다. 이러한 방식으로, 동작하고 있는 비트동기 동작회로(701)로부터, 회로(700)의 검출회로에 의해 검출된 어떤 클록에 1 주기분의 지연이 발생하는지 나타내는 데이터를 사용하여, 비트동기 동작회로(701)로부터의 출력데이터를 사용하도록 선택된다.

도7에는, 비트동기 동작회로(701)로서, 1상 클록으로 동작하는 비트동기 동작회로(7011)와 n상 클록으로 동작하는 비트동기 동작회로(7O1n)를 나타낸다(1, n 모두 정수).

상기에서는 비트동기회로를 동작시키는 상을, ···n-2상, n-1상, n상, n+1···(n은 정수)로 하였지만, 지터 허용량을 향상시키기 위해, 홀수상만 사용하도록 구성할 수 있다.

상기한 바와 같이, 본 실시예에 의하면, 상기한 바와 같은 복수의 비트동기 동작회로와 선택회로를 포함한 구성으로 하고 있기 때문에, 검출회로의 검출결과에 따라 어떤 비트동기 동작회로를 사용하는지를 선택회로에서 선택하고, 다상클록의 위상 시프트량(지연량)을 용이하게 적정화할 수 있다.

이와 같이 많은 비트동기 동작회로를 포함하면, 회로규모가 매우 커지게 되므로, 상기 비트동기 동작회로중 공통화할 수 있는 것은 모두 공통화하여, 회로규모를 작게 할 수 있다.

[제 5 실시예]

제 5 실시예에서는, 비트동기의 동작을 행하는 비트동기 동작회로를 포함하는 비트동기회로에서, 상기 제 4 실시예보다 회로구성을 간소화할 수 있는 회로에 관해, 도8 내지 도10을 참조하여 설명한다.

도8에 나타낸 바와 같이, 상기 제 1∼제 3 실시예중 어느 하나의 회로(800)를 구비하고, 또한, 회로(800)의 다상클록 생성회로에서의 다상클록이 입력되고, 회로(800)의 검출회로로부터의 검출결과에 따라, 출력하는 다상클록을 선택하는 클록선택회로(클록 선택기)(802)를 포함한 구성으로 하고 있다. 그리고, 클록 선택기(802)의 후단에는, 클록 선택기(802)로부터 출력된 상의 클록으로 동작하는 비트동기 동작회로(801)가 접속되어 있다.

회로(800)는, 상기 제 1 실시예와 같이 다상클록 생성회로와 검출회로를 포함해도 좋고, 상기 제 2 실시예와 같이 논리곱 회로 및 래치회로를 포함해도 좋고, 또는 상기 제 3 실시예와 같이 연산회로를 포함해도 좋다. 따라서, 상기 제 2 실시예와 같이 논리곱 회로 및 래치회로를 포함한 구성에서의 검출결과가 래치회로를 통해 얻어지고, 상기 제 3 실시예와 같이 연산회로를 포함한 구성에서는 검출결과가 연산회로를 통해 얻어진다.

본 실시예에 있어서도, 상기 제 1 실시예와 같이, 다상클록 생성회로는 복수의 지연회로를 포함할 수 있고, 검출회로는 복수의 D 플립플롭을 포함할 수 있다.

즉, 본 실시예는, 도8에 나타낸 바와 같이, n상(n은 정수)으로 동작하는 비트동기 동작회로(801)를 포함하고, 회로(800)의 다상클록 생성회로(지연회로)에서는 m상 클록(m은 m > n인 정수)을 작성(생성)하며, 회로(800)의 검출회로로부터의 데이터에 따라, 클록 선택기(802)의 후단의 비트동기 동작회로(801)를 동작시키기 위한 클록인 n상 클록을 입력된 m상 클록으로부터 선택하여 출력한다.

회로(800)의 보다 구체적인 일례를, 그 블록도인 도9에 나타낸다.

도9에 나타낸 바와 같이, 다상클록, 예컨대 4상의 다상클록을 필요로 하는 비트동기 동작회로(801)의 경우에는, 4상의 클록을 공급하기 위해, 16단구성의 지연회로(901∼916)와 그에 대응하는 검출회로(920∼934)로 이루어지는 구성이다. 도9에 나타낸 구성은, 상기 제 1 실시예의 도2에 나타낸 지연회로 및 D 플립플롭의 수량을 늘린 것이다.

상기 지연회로(901∼916)로부터의 출력을 도10의 클록파형도에 나타낸다. 상기 출력들을 검출회로(920∼934)에 입력한 경우의 Q1∼Q15의 출력치는, "00000011111110"과 같이 된다. 상기 출력치로부터 클록의 1주기분이 지연된 상의 클록은 클록 14로 된다. 클록 0으로부터 클록 14까지가 1주기를 구성하므로, 그 값을 클록 0, 클록 3, 클록 8, 클록 12와 같은 4상으로 분할하고 상기 4상으로 분할된 클록을 비트동기회로에 입력함으로써, 비트동기회로를 동작시킬 수 있다.

상기한 바와 같이, 본 실시예에 의하면, 상기한 바와 같은 클록 선택기(802)를 구비한 구성이기 때문에, 비트동기의 동작을 행하는 비트동기 동작회로(801)를 클록 선택기(802)의 후단에 접속하여, 상기 비트동기 동작회로(801)의 동작에 필요한 상의 클록을 클록 선택기(802)로부터 출력함으로써, 단일의 비트동기 동작회로(801)로 비트 동기 회로를 구성할 수 있다. 이에 의해, 회로구성을 간소화하여 비용을 절감할 수 있다

상기 제 1∼5 실시예의 어떤 회로구성에서도, 디지탈회로에서 구성할 수 있기 때문에, 염가에 고품질인 비트동기회로를 실현할 수 있다.

본 발명은 그 정신 또는 주요 특징으로부터 벗어나지 않고, 다른 여러가지의 형태로 실시할 수 있다. 따라서 전술한 실시예는 단순한 예시에 지나지 않고, 본 발명의 범위는 특허청구의 범위에 나타낸 것으로, 명세서 본문에는 구속되지 않는다. 또한, 특허청구범위의 균등범위에 속하는 변형이나 변경은 전부 본 발명의 범위내의 것이다.

Claims (9)

1. 시리얼통신용 수신회로에 사용되는 비트 동기 회로에 있어서,

   입력클록에 따라, 위상이 서로 등간격으로 어긋난 복수의 클록을 생성하는 다상 클록 생성회로; 및

   입력 클록에 대해 상기 다상 클록생성회로에 의해 생성된 클록중 어느 클록이 클록 주기의 정수배의 위상 시프트를 갖는 지를 검출하는 검출회로를 구비하고,

   상기 검출회로로부터의 출력이 입력되는 논리회로; 및

   상기 논리회로로부터의 출력이 입력되는 동시에 출력이 상기 논리회로에 입력되는 래치회로를 더 구비하고,

   상기 논리회로는 상기 검출회로로부터의 출력에 대하여 논리곱연산을 수행하고 그 결과를 상기 래치회로에 출력하는 앤드(AND) 게이트이며,

   여기에서 상기 래치회로의 데이터를 일정한 타이밍으로 클리어하도록 구성된 것을 특징으로 하는 비트동기회로.
2. 제 1 항에 있어서, 상기 다상 클록생성회로는, 입력클록을 실질적으로 동일한 시간량만큼 지연시키는 복수개의 지연회로를 접속하여 형성되는 비트동기회로.
3. 삭제
4. 삭제
5. 제 1 항에 있어서, 상기 검출회로로부터의 출력을 복수회 샘플링하고, 샘플링치를 연산하는 연산회로를 구비한 비트 동기회로.
6. 제 1 항에 있어서, 상기 검출회로로부터의 출력을 일정시간 유지하는 동시에 일정기간마다 갱신하도록 구성된 비트동기회로.
7. 제 6 항에 있어서, 상기 검출회로로부터의 출력을 비트데이터 수신시에 유지하도록 구성된 비트동기회로.
8. 제 1 항에 있어서, 상기 다상 클록생성회로로부터 다상 클록이 입력되어, 각각 다른 위상으로 비트동기의 동작을 행하는 복수의 비트동기 동작회로; 및

   상기 검출회로의 검출결과에 따라, 상기 복수의 비트동기 동작회로부터의 출력을 선택하는 선택회로를 구비한 비트동기회로.
9. 제 1 항에 있어서, 상기 다상 클록생성회로로부터 다상클록이 입력되며, 상기 검출회로로부터의 검출결과에 따라, 출력되는 다상클록을 선택하는 클록선택회로를 구비한 비트동기회로.