JP3974390B2 - 信号発生回路 - Google Patents
信号発生回路 Download PDFInfo
- Publication number
- JP3974390B2 JP3974390B2 JP2001372727A JP2001372727A JP3974390B2 JP 3974390 B2 JP3974390 B2 JP 3974390B2 JP 2001372727 A JP2001372727 A JP 2001372727A JP 2001372727 A JP2001372727 A JP 2001372727A JP 3974390 B2 JP3974390 B2 JP 3974390B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- state
- data
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 44
- 230000008859 change Effects 0.000 claims description 111
- 230000004044 response Effects 0.000 claims description 61
- 230000000630 rising effect Effects 0.000 description 84
- 238000011084 recovery Methods 0.000 description 41
- 238000012545 processing Methods 0.000 description 40
- 238000001514 detection method Methods 0.000 description 27
- 238000012546 transfer Methods 0.000 description 27
- 238000012795 verification Methods 0.000 description 25
- 238000010586 diagram Methods 0.000 description 20
- 230000001360 synchronised effect Effects 0.000 description 14
- 101100205847 Mus musculus Srst gene Proteins 0.000 description 13
- 230000001960 triggered effect Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 8
- 101000994634 Rattus norvegicus Potassium voltage-gated channel subfamily A member 1 Proteins 0.000 description 8
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 8
- 238000005070 sampling Methods 0.000 description 8
- 125000004122 cyclic group Chemical group 0.000 description 6
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は高速ディジタル信号を処理する方法に関し、特に、受信された高速信号からクロック信号および/またはデータ信号を復元するために高速ディジタル信号を処理する方法に関する。
【0002】
【従来の技術】
シリアルデータストリームからクロック信号を復元するためには、クロックの立上りエッジおよび立下りエッジの両方においてデータをラッチ(サンプリング)してから、クロック信号が復元されるようにデータサンプルを処理することが要求される。
【0003】
【発明が解決しようとする課題】
復元されたクロック信号の周波数(クロック周波数)が高いと、クロック復元回路(clock recovery circuitry:クロックリカバリー回路)を作り上げる回路素子の最大動作速度の境界において幾つかの設計上の問題が次の通り発生する。
【0004】
第1に、クロック復元回路は、ある一定の明確な瞬間に変化する信号を要求することになる。リセット信号のような制御信号が変化する瞬間をクロックサイクルの半分以下の精度で制御することが必要となるかもしれない。このようなクロック復元回路での使用に向けて以前考慮された標準リセット回路であれば、2個のマスタ/スレーブラッチから作り上げられる。しかしながら、このような以前考慮されたリセット回路では、技術的限界に近い周波数において、クロックサイクルの半分の間にリセット回路によって生成されたリセット信号が一方の論理状態から他方の論理状態に切り替わることを保証するのは不可能であることが分かっている。この問題が起こるのは、マスタ/スレーブラッチのスイッチング時間が製造公差または処理公差、電圧マージンおよび温度の変動(processing tolerances, voltage margins and temperature variations:いわゆるPVT変動)のゆえに変わるからである。
【0005】
第2に、上述したデータサンプルの処理は、非常に高いクロック周波数においても問題である。この処理は通常、2通りの方法の1つによって行われる。第1の方法では、サンプルをクロックサイクルの第2半分の間に調べ、比較の結果自体を当該クロックサイクルの終わり(すなわち、次のクロック立上りエッジ)にラッチする。第2の方法では、クロックサイクルの終わり(すなわち、次のクロック立上りエッジ)に、データサンプルを第1ラッチセットから第2のラッチセットに未処理のまま通す。データサンプルは、これで、次のクロックサイクルの間に調べることができる。この場合、両方のサンプルをクロック立上りエッジに対して整合する。
【0006】
上記方法の両方において、クロック立下りエッジでサンプリングされたデータは、1クロックサイクルの半分の間に一方のラッチから他方のラッチに転送されなければならない。技術的限界の境界にある周波数では、これは非常に困難であり得る。
【0007】
第3に、クロック復元回路では、制御レジスタの出力側で循環制御シーケンス(circulating control sequence:例えば、0100,1011,1101,1110,0111,・・・)を発生させることも時々要求される。制御レジスタ出力は、例えば、相異なるラッチをそれぞれ使用可能にするのに使用される。しかしながら、実際には、循環制御シーケンスは乱れが生じ、その結果、相異なるラッチを使用可能にすることがもはや正しくできないことがあり得る。ビット数の小さい(例えば、4ビット)制御レジスタの場合は、実際の個々の制御状態(例えば、0111,1011等)の正しさを明確に検出し、チェックすることができる。ところが、制御シーケンスの長さが増すにつれて(例えば、8ビット以上に)、正しい制御状態を検出することは困難になる。特に、制御状態の正しさをチェックする回路を実現させるためにより多くにゲートが必要となり、その結果、必然的に制御レジスタ出力にかかる負荷が増すことになる。技術的限界に近い周波数では、このような負荷の増大を極力避けなければならない。
【0008】
第4に、高速ディジタル信号処理回路は、ある形のデータアイテムを他の形のデータアイテムに変換することを要求されることもあり得る。例えば、nビットのパラレルデータ(例えば、n=8)を、その周波数のn倍の周波数で伝送できるようにするためにシリアルビットストリームに変換することが要求されるかもしれない。通常、パラレルデータとシリアルデータのために別々のクロック信号を準備するが、シリアルクロック信号の周波数はパラレルクロック信号の周波数のn倍である。パラレルデータは、シフトレジスタ等に一時的に保存してから、シリアルクロックサイクルごとに1ビットずつ、シリアルビットストリームとしてレジスタから出していく。そのため、パラレルデータの新しいアイテムをシフトレジスタに転送するためには、各パラレルクロックサイクルの間の適当な瞬間に転送制御信号を発生させ得ることが必要である。例えば、パラレルデータがパラレルクロック信号の各立上りエッジで変化してよいとされている場合は、第1と第2の直列接続ラッチを使用するというのが、以前考慮されたアプローチである。ここで、第1ラッチは、そのデータ入力としてパラレルクロック信号を有し、両方のラッチがシリアルクロック信号によってクロックされる。この場合、n=8とし、パラレルクロック信号がマークスペース比50%であると仮定すると、シリアルクロック信号のクロックサイクル4の立上りエッジは、パラレルクロック信号の立下りエッジと一致する。すると、第1ラッチは、シリアルクロック信号のクロックサイクル5の間に状態を変えて検出信号を生成することが予測される。なぜなら、サイクルの立上りエッジにおいてパラレルクロック信号が低い論理状態を持つ最初のサイクルがクロックサイクル5だからである。その次のシリアルクロックサイクル、すなわちクロックサイクル6では、第2のラッチが状態を変えて転送制御信号を生成し、それで、パラレルデータの新しいアイテムがシフトレジスタに転送され、そこから、データが、シリアルクロックサイクルごとに1ビットずつ、シリアルビットストリームとしてレジスタから出していく。
【0009】
技術的限界に近い非常に高い周波数では、シリアルクロック信号の相対位相をパラレルクロック信号のそれに関して(すなわち、全てのPVT変動およびレイアウト変動にわたって)制御することは非常に困難である。結果として、パラレルクロックは実際、クロックサイクル4においてシリアルクロックの立上りエッジの直前、正確には立上りエッジと同時、または立上りエッジの直後に自らの立下りエッジを持つことがあり得る。それが立上りエッジの前であれば、第1ラッチがクロックサイクル5の代わりにクロックサイクル4の間に検出信号を生成することは可能である。最悪の場合、検出信号はダイナミックに不安定になることがあり得る。すなわち、シリアルクロックサイクル4か5かいずれかにおいてランダムに生成されることがあり得る。そうなった場合、データアイテムは、シリアルクロックの7サイクル分、8サイクル分または9サイクル分の相異なる間隔でシフトレジスタに転送されることになる。
【0010】
第5に、以前考慮されたデータ復元回路では、入りシリアルデータストリームから復元されたクロックが、シリアルデータストリームをラッチするのに使用される。しかしながら、シリアルデータストリームのデータアイの形状次第では、復元されたクロックからはずれるオフセットクロックを使用してシリアルデータラッチングを実行するのが望ましい。このようなオフセットクロック信号を生成する最も単純な方法は、遅延素子を使用して復元クロック信号を遅延させることであろう。しかしながら、これには元々欠点があり、特に、プロセス、電圧および温度の変動全体にわたって遅延は制御しづらい。その上、このような遅延素子は、クロック復元回路の外側からの制御が困難であり、復元されたクロック信号に相対する遅延(先行よりむしろ)を押し付けることしかできない。
【0011】
【課題を解決するための手段】
本発明によれば、クロック信号および該クロック信号と同期で自らの論理状態を変えることのできる第1同期信号を受信するために接続され、前記クロック信号により前記第1同期信号における状態変化に応じて、それにより生成された第2同期信号の論理状態が変えられるように動作する応答状態と、前記第2同期信号における状態変化が起こらない非応答状態との間で切り換え可能な第1クロック式素子と、前記クロック信号および前記第2同期信号を受信するために接続され、前記クロック信号により前記第2同期信号における状態変化に応じて、それにより生成された第3同期信号の論理状態が変えられるように動作する応答状態と、前記第3同期信号における状態変化が起こらない非応答状態との間で切り換え可能な第2クロック式素子とを備え、前記クロック信号が第1の論理状態を持つとき、前記第1クロック式素子が非応答状態を有し、且つ、前記第2クロック式素子が応答状態を有し、そして、前記クロック信号が第2の論理状態を持つとき、前記第1クロック式素子が応答状態を有し、且つ、前記第2クロック式素子が非応答状態を有することを特徴とする信号発生回路が提供される。
本発明の第1の形態によれば、クロック信号および該クロック信号と同期で自らの論理状態を変える第1同期信号を受信するために接続された第1クロック式素子と、前記クロック信号と第2同期信号を受信するために接続された第2クロック式素子を備える信号発生回路が設けられており、前記第1クロック式素子は、前記クロック信号により、前記第1同期信号における状態変化に応じて、それによって生成された第2同期信号の論理状態が変えられるように動作可能な応答状態と、第2同期信号における状態変化が起こらない非応答状態の間で切り換えでき、前記第2クロック式素子は、前記クロック信号により、前記第2同期信号における状態変化に応じて、それによって生成された第3同期信号の論理状態が変えられるように動作可能な応答状態と、第3同期信号における状態変化が起こらない非応答状態の間で切り換えでき、そこで、前記クロック信号が第1の論理状態を持つときは、第1クロック式素子が非応答状態を有し、第2クロック式素子が応答状態を有し、前記クロック信号が第2の論理状態を持つときは、第1クロック式素子が応答状態を有し、第2クロック式素子が非応答状態を持つ。
【0012】
このような信号発生回路では、PVT変動に関係なく常に、第3同期信号における状態変化がクロックサイクルの一部分において起こることが保証される。例えば、第3同期信号がクロックサイクルの第1半分において常に自らの論理状態を変えることを保証できる。この保証は、例えば、高い周波数においてPVT変動とともに、マスタ/スレーブまたは第1同期信号を発生させるのに使用される全ラッチ素子(full latch element)のスイッチング時間がクロックサイクルの50%のいずれかの側で変わる可能性があるために、第1同期信号が一サイクルの特定の半分において自らの状態を変えることが保証できないときでも、可能である。
【0013】
一実施例では、第1および第2クロック式素子の各々がトランスペアレントラッチ素子(transparent latch element)またはハーフラッチ素子(half latch element)、例えば、トランスペアレントレベル感知ラッチ(transparent level-sensitive latch)である。このようなトランスペアレントラッチ素子またはハーフラッチ素子は、スイッチング時間がマスタ/スレーブまたは全ラッチ素子のそれよりも短いので、非常に高い周波数においても、トランスペアレントラッチ素子またはハーフラッチ素子のスイッチング時間がクロックサイクルの半分より短くなることを保証するのは依然可能である。
【0014】
第1同期信号を生成するクロック式素子がクロック信号の動作縁(例えば、立上りエッジ)の後で素早く切り替わると、第1同期信号における状態変化は、その動作縁の後の第1半サイクルにおいて起こり得る。ところが、この場合、第1クロック式素子は非応答状態にあるので、第2同期信号における変化は、動作縁の後の第2半サイクルになるまで起こらない。この第2半サイクルになると、第2クロック式素子が非応答状態になるので、第3同期信号における変化は、動作縁の後に続く第3半サイクルになるまで起こらない。
【0015】
他方、第1同期信号が動作縁の後に続く第2半サイクルになるまで変化しないと(該信号を生成するクロック式素子のスイッチング時間が遅いために)、第1クロック式素子は、変化が起こるときすでに応答状態にある。この場合、第2同期信号における状態変化は、動作縁の後の第2半サイクルにおいて起こり、その結果、速い場合と同様、第3同期信号は動作縁の後の第3半サイクルにおいて状態を変えることになる。
【0016】
他の実施例では、信号発生回路はさらに、前記クロック信号と前記第3同期信号を受信するために接続された第3クロック式素子で、前記クロック信号により、前記第3同期信号における状態変化に応じて、それによって生成された第4の同期信号の論理状態が変えられるように動作可能な応答状態と、第4の同期信号における状態変化が起こらない非応答状態の間で切り換え可能な前記第3クロック式素子を備え、この第3クロック式素子は、前記クロック信号が前記第2の論理状態を持つときに応答状態を有し、前記クロック信号が前記第1の論理状態を持つときに非応答状態を持つ。
【0017】
本実施例では、第4の同期信号における変化が動作縁の後に続く第4半サイクルにおいて起こることを保証できる。第3クロック式素子は、望ましくは、トランスペアレントラッチ素子またはハーフラッチ素子である。
【0018】
本発明の第2の形態によれば、一連の反復するN個のサイクル(N≧2)を実行することが可能なクロック復元回路が設けられている。このクロック復元回路は、それぞれシリアルデータストリームを受信するために接続され、該データの立上りエッジサンプルを取るために前記一連の反復するN個のサイクルの異なる1個の立上りエッジでトリガされるN個の立上りエッジラッチ、それぞれデータストリームを受信するために接続され、該データの立下りエッジサンプルを取るために前記一連の反復するN個のサイクルの異なる1個の立下りエッジでトリガされるN個の立下りエッジラッチ、および、データストリームからクロック信号が復元されるようにサンプルを処理するためのサンプル処理手段を備える。
【0019】
このようなクロック復元回路では、クロック立下りエッジでサンプリングされたデータを半サイクルの間にあるラッチから他のラッチに転送する必要がなく、N−0.5サイクル分までが使用可能である。例えば、Nが4であれば、3.5個までのサイクルがそのような転送のために使用可能である。
【0020】
このようなクロック復元回路では、立上りエッジラッチと立下りエッジラッチをトリガするのに必要なイネーブル信号が精確に制御されなければならない。そのため、一実施例では、クロック復元回路は、それぞれ前記一連の反復するN個のサイクルの対応するサイクルごとにアクティブ状態を有し、前記一連の反復する対応しないサイクルごとに非アクティブ状態を持つN個の出力信号を発生させるためのコントローラ、および、それぞれ前記N個の出力信号の異なる1個を受信するための入力を有し、前記立上りエッジラッチの1つと立下りエッジラッチの1つを備え、また、本発明の前記第1の形態を具現する信号発生回路を有するイネーブル信号発生器からもなるN個の処理回路を有する。前記第1同期信号が、この処理回路が受信した出力信号によってもたらされ、前記第3および第4の同期信号の一方がイネーブル信号としてこの処理回路の立上りエッジラッチに加えられ、前記第3および第4の同期信号の他方がイネーブル信号としてこの処理回路の立下りエッジラッチに加えられる。
【0021】
本実施例では、前記第3および第4の同期信号が特定の半サイクル(例えば、動作縁の後の第3および第4半サイクル)において自らの状態を変えることが保証されるので、立上りエッジイネーブル信号と立下りエッジイネーブル信号は、PVT変動に関係なく、一クロックサイクルの半分だけ間隔をあけた正しい時点で自らの状態を変えることが保証される。
【0022】
本発明の第3の形態によれば、所定のNビット制御パターンが循環制御レジスタ(circulating control register)を介して正しく循環していることを検証する検証回路が該レジスタに接続できるように設けられており、このレジスタは、それぞれ制御パターンの1ビットを記憶するためのN個の記憶素子を有し、該制御パターンの1ビットが第1の値を有し、他のビットが各々第2の値を有し、前記検証回路は、レジスタの2個以上の連続する記憶素子の第1セットに実効的に接続された第1チェック手段で、該第1セットの記憶素子のいずれかが前記第1の値を有するときに第1の状態を有し、該第1セットの記憶素子の全てが前記第2の値を有するときに第2の状態を持つ第1チェック信号を生成するための前記第1チェック手段、前記レジスタの2個以上の連続する記憶素子の第2セットを形成する残りの記憶素子に実効的に接続された第2チェック手段で、該第2セットの記憶素子のいずれかが前記第1の値を有するときに第1の状態を有し、該第2セットの記憶素子の全てが前記第2の値を有するときに第2の状態を持つ第2チェック信号を生成するための前記第2チェック手段、および、前記第1および第2のチェック手段に接続された、第1および第2のチェック信号が同じ状態を持つときに前記制御パターンが不正であることを示す検出信号を生成する同一状態検出手段を備える。
【0023】
このような検証回路は、ANDゲート、NANDゲート、排他的ORゲートのような単純な組合せ論理ゲートだけを使用して簡単に実現できる。その上、この回路によって循環制御レジスタにかけられる負荷は望ましいことに低いので、高速動作は損なわれない。
【0024】
このような循環制御レジスタは、例えば、本発明の第2の形態を具現するクロック復元回路における前記コントローラとともに、または、本発明の第4の形態を具現するデータ同期回路におけるカウンタ(後述)とともに使用してよい。
【0025】
本発明の第4の形態によれば、データの第1アイテムを連続的に受信し、この受信された第1アイテムから導出されたデータの第2アイテムを連続的に出力するためのデータ同期回路が設けられており、前記第1アイテムの1つが第1クロック信号の各サイクルにおいて受信され、前記第2アイテムの1つが、第1クロック信号の周波数のN倍(Nは整数)の周波数を有する第2クロック信号の各サイクルにおいて出力される。このデータ同期回路は、第1クロック信号のサイクルにおいて予選択された点でリセット信号をアクティブ状態から非アクティブ状態に変わらせるためのリセット信号発生器、前記第2クロック信号と前記リセット信号を受信するために接続され、前記リセット信号の前記非アクティブ状態への変化に従って、前記第2クロック信号のパルスをカウントし、前記第2クロック信号のNサイクル分の間隔で転送制御信号を生成することが可能なカウンタ、および、前記転送制御信号と前記第2クロック信号を受信するために接続され、前記転送制御信号の連続する信号に応じてそれぞれの第1アイテムを受け入れ、受け入れた第1アイテムから前記第2アイテムを導出し、この第2アイテムを第2クロック信号のサイクルごとに1つずつ出力することが可能なデータ変換器を備える。
【0026】
第2アイテムは、データ変換器によって適当などんな仕方ででも第1アイテムから導出されてよい。データ変換器はパラレル/シリアル変換器であってよい。
【0027】
このようなデータ同期回路では、カウンタはPVT変動に関係なく常に、前記第2クロック信号のNサイクル分の間隔で転送制御信号を生成するので、第1クロック信号が第2クロック信号に相対する位相において変化しても、データの第1アイテムは常に、第2クロック信号に関連して固定された間隔でデータ変換器によって受け入れられることが保証できる。
【0028】
本発明の第5の形態によれば、受信されたシリアルデータストリームをサンプリングするためのデータ復元回路が設けられており、これは、同じ周波数を有するが、位相において互いに間隔をあけた複数の候補クロック信号を受信するために接続され、前記候補クロック信号のうち、前記受信されたシリアルデータストリームと位相において合致する1つを受信されたクロック信号として選択することが可能なクロック復元回路、前記候補クロック信号のうち、復元クロック信号として選択された前記候補クロック信号と異なる他の1つをオフセットクロック信号として選択することが可能なオフセットクロック回路、および、前記オフセットクロック信号を使用して前記受信されたデータストリームをサンプリングすることが可能なデータサンプリング回路を備える。
【0029】
このようなデータサンプリング回路では、オフセットクロック信号は、受信されたシリアルデータストリームのデータアイ形状に適合するように自由に選ぶことができる。オフセットクロック信号は、復元クロック信号に関して位相進みまたは位相遅れを望みとおりもってよい。
【0030】
オフセットクロック信号は候補クロック信号の中から選択されるので、これは、回路の外側から提供された制御信号を使用して選択することができる。これで、回路のフレキシビリティは大いに増す。
【0031】
候補クロック信号の周波数は、望ましくは、受信されたシリアルデータストリームの周波数に等しい、または近い。
【0032】
望ましくは、復元クロック信号およびオフセットクロック信号として選択された候補クロック信号の一方または両方を指定するのに使用される選択信号は、候補クロック信号の選択を変更するときに不必要な一時的位相ジャンプが回避されるようなグレイコード(Gray-coded)信号である。同じ理由から、複数の候補クロック信号の最初の信号と最後の信号との位相差は、該複数の候補クロック信号の互いに隣接する各々対をなす2個の信号の位相差とほぼ同じであるのが望ましい。
【0033】
データ復元回路は、望ましくは、さらに、前記シリアルデータストリームのデータ速度に等しい、または近い周波数を有する基準クロック信号を受信するために接続された、前記候補クロック信号が導出される一連の個別遅延ステージを有する遅延線、および、前記一連の遅延ステージによって加えられた遅延全体が前記基準クロック信号の1サイクル分の持続時間にほぼ等しくなるように制御するための遅延調整回路を包含する多相クロック信号発生器を備える。
【0034】
この実施態様では、遅延調整回路は、候補クロック信号の位相がPVT変動に関係なく緊密に制御されるのを確実にする。
【0035】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例を詳述する。
【0036】
図1に示す以前考慮された信号発生回路10は、第1ラッチ素子12と第2ラッチ素子14を備える。ラッチ素子12および14はそれぞれ例えば、ポジティブエッジトリガ式マスタ/スレーブD形ラッチ素子である。
【0037】
ラッチ素子12および14はそれぞれクロック信号CLKを受信するように接続されたクロック入力Cを有する。ラッチ素子12および14は、それぞれ、また、アクティブロー非同期リセット信号ARSTを受信するように接続されたリセット入力Rを有する。リセット信号ARSTは、クロック信号CLKに関して非同期である。第1ラッチ素子12は、高論理レベルH(論理『1』)になるように接続されたデータ入力Dを有する。第2ラッチ素子14は、第1ラッチ素子から第1クロック化リセット信号RCK1を受信するためにそのデータ出力Qに接続されたデータ入力Dを有する。この第2ラッチ素子14のデータ出力Qにおいて第2クロック化リセット信号RCK2が生成される。
【0038】
第2クロック化リセット信号RCK2は、例えば、入りシリアルデータストリームのサンプリングを引き起こすためにイネーブル信号を発生させるクロック復元回路をリセットするリセット信号として使用される。このような回路では、リセット信号の除去をクロック信号CLKに関連して精確に制御しなければならない。
【0039】
まず、図1の制御信号の動作を図2に則して説明する。図2では、非同期リセット信号ARSTが初め論理状態L(論理『0』:アクティブ)にあり、それから除去されると仮定する。ARST信号は非同期信号であるので、クロック信号CLKの1サイクル中のどの時点でも除去することができる。図2に示す例では、ARST信号はクロックサイクル0において任意の瞬間に除去される。ARST信号の除去の後に続く第1立上りエッジR1において、該立上りエッジR1の直前にある第1ラッチ素子12のD入力におけるハイ状態Hは該立上りエッジRでラッチされ、第1ラッチ素子12のQ出力から出力される。第1クロック化リセット信号RCK1は、これで、サイクル1の間にロー状態Lからハイ状態Hに変わる。次の立上りエッジR2の直前にある第2ラッチ素子14のD入力における新たなハイ状態Hは、第2ラッチ素子14によって立上りエッジR2でラッチされる。ラッチの結果生じるH状態は、サイクル2の間の後の方に第2ラッチ素子14のQ出力で現われ、第2クロック化リセット信号RCK2をもたらす。従って、サイクル0におけるARST信号の除去に応じて、第2クロック化リセット信号RCK2は、クロック信号CLKと同期化されたサイクル2の間の一時点でL状態からH状態に変わる。
【0040】
ちなみに、図1の信号発生回路10において2個の並列接続されたラッチ素子12および14を使用する理由は次のとおりである。該回路の出力信号を生成するために第1ラッチ素子12だけが設けられたとすれば(すなわち、出力信号がRCK2信号の代わりにRCK1信号であったとすれば)、ARST信号は、次の立上りエッジ(例えば、図2のR1)の前の第1ラッチ素子12の所定の最小セットアップ時間より先に除去されることがあり得る。この場合、RCK1信号は、L状態とH状態の間に留まるいわゆる準安定状態に入るか、クロック立上りエッジの後に続いて2つの正反対の状態変化を起こすかする。この後に続く立上りエッジの直前にRCK1信号をラッチするために第2ラッチ素子14を設けることによって、第1ラッチ素子12の最小セットアップ時間に達しなくても、RCK2信号がクリーンな信号になる可能性はきわめて高くなる。
【0041】
信号発生回路10を構築するのに使用される回路技術の限界に近い周波数では、ラッチ素子12および14の各々のスイッチング時間はクロックサイクルの1周期の半分に近いようであり、これを超えるかもしれない。これは、図2において、サイクル2のどちらか半分の間に起こり得るPVT変動および他の変動全体にわたってRCK2信号がL状態からH状態に変わることを保証できないことを意味する。しかしながら、どちらかの半サイクルの間にRCK2信号が状態を変えることを保証できることが重大な意味を持つ用途はいくつかある。そのような用途にクロック復元回路が含まれている。
【0042】
本発明の第1の形態による改良された信号発生回路を図3に示す。図3では、図1の信号発生回路10のコンポーネントに同じまたは相当する回路20のコンポーネントが、同じ参照番号で表されており、これについての説明は省かれている。
【0043】
図3では、第1および第2のラッチ素子12および14が上に図1に則して述べたとおり接続され、入力回路10を形成する。第2クロック化リセット信号RCK2は、第1同期信号S1を提供するのに使用される。図3の回路はさらに、第3ラッチ素子22および第4ラッチ素子24を備える。第3および第4のラッチ素子22および24はハーフ(または、トランスペアレント)ラッチ素子で、それぞれデータ入力Dおよびデータ出力Qを有する。
【0044】
第3ラッチ素子22はアクティブロークロック入力CLを有し、第4ラッチ素子24の方はアクティブハイクロック入力CHを有する。従って、第3ラッチ素子22は、そのクロック入力CLがL状態を持つときに応答(オープン)状態を持つ。この応答状態にあるとき、データ出力Qは、データ入力Dの状態変化に応じて状態を変える。クロック入力CLがH状態を持つとき、第3ラッチ素子22は非応答(クローズド)状態にあり、データ出力Qがデータ入力Dの状態変化に応じて状態を変えない。
【0045】
他方、第4ラッチ素子24は、そのクロック入力CHがH状態を持つときに応答(オープン)状態を有し、そうでないときに非応答(クローズド)状態を持つ。
【0046】
第3ラッチ素子22のデータ入力Dは、第2ラッチ素子14のデータ出力Qに接続されており、そこから第1同期信号S1(第2クロック化リセット信号RCK2)を受信する。第4ラッチ素子24のデータ入力Dは、第3ラッチ素子22のデータ出力Qに接続されており、そこから第2同期信号S2を受信する。第4ラッチ素子24のデータ出力Qにおいて第3同期信号S3が生成される。ラッチ素子22および24のクロック入力CLおよびCHは、クロック信号CLKを受信するために接続されている。
【0047】
次に、図3の信号発生回路20の動作を図4および図5に則して説明する。図4は、処理公差、電圧マージンおよび温度の変動(PVT変動)のゆえに、回路(特に入力回路10の第1および第2のラッチ素子12および14)が高速のスイッチング時間を有するケースに関連する。図5は、PVT変動のゆえに信号発生回路20が低速のスイッチング時間を有するケースに関連する。
【0048】
図4および図5の両方において、非同期リセット信号ARSTは、クロック信号CLKのクロックサイクル0の間に除去されると仮定する。図1の回路におけるとおり、RCK1信号およびS1(RCK2)信号は、それぞれクロックサイクル1および2の間にL状態からH状態に変わる。高速のケース(図4)では、S1信号がサイクル2において立下りエッジF2の前の時点tearlyでH状態に変わると見ることができる。例えば、クロック信号CLKの周波数が622MHzのとき、tearlyは0.36nsであってよい。従って、高速のケースでは、S1信号の変化がクロックサイクル2の第1半分において楽に起こる。
【0049】
他方、低速のケース(図5)では、よりも長いスイッチング時間から、S1信号がクロックサイクル2において立下りエッジF2の後の時点tlateでL状態からH状態に変わるだけと見ることができる。例えば、クロック周波数が622MHzのとき、tlateは0.03nsであってよい。従って、このケースでは、S1信号の状態変化がクロックサイクル2の第2半分において起こる。
【0050】
S1信号がクロックサイクル2の第1半分(first half)においてH状態に変わる場合(すなわち、図4に示す高速のケース)、その状態変化は、立下りエッジF2に至るまで非応答状態に留まる第3ラッチ素子22を通して伝搬しない。これは、第2同期信号S2が立下りエッジF2から短い時間th13の後にL状態からH状態に変わるだけであることを意味する(ここで、その短い時間th13は第3ラッチ素子22のスイッチング時間に相当する)。しかしながら、そのS1信号の変化は直ちに第4ラッチ素子24を通して伝搬しない。なぜなら、このラッチ素子は、クロックサイクル3の始めに立上りエッジR3に至るまで非応答状態にあるからである。従って、S3信号は、立下りエッジF3から短い時間th14の後までL状態からH状態に変わらない(ここで、その短い時間th14は第4ラッチ素子24のスイッチング時間に相当する)。第4ラッチ素子24のスイッチング時間th14は、第1および第2のラッチ素子12および14のスイッチング時間tf11,tf12と比べて短いので、S3信号がクロックサイクル3の第1半分において状態を変えることは保証できる。例えば、高速のケース(図4)では、S3信号の変化は、クロック周波数が622MHzのとき、クロックサイクル3の立下りエッジF3より時間tfast、例えば、0.41nsだけ前に起こり得る。
【0051】
S1信号がクロックサイクル2において立下りエッジF2の後に変化する低速のケースでは、その変化がクロックサイクル2の第2半分(second half)の間に直ちに第3ラッチ素子22を通して伝搬する。なぜなら、そのとき、第3ラッチ素子22は応答状態にあるからである。従って、S2信号は、クロックサイクル2の第2半分の間にL状態からH状態に変わる。しかしながら、このとき、第4ラッチ素子24はなお非応答状態にあるので、S3信号はその初期L状態から変わらない。S3信号がL状態からH状態に変わるのは、第4ラッチ素子24が応答状態に入ったとき、立上りエッジR3の後でしかない。S3信号の状態変化がどれだけの遅延で立上りエッジR3の後に起こるかは、第4ラッチ素子24のスイッチング時間th14によって求められる。図5に示すとおりの最低速のケースでさえ、そのスイッチング時間th14は、状態変化がクロックサイクル3の第1半分の間、すなわち立下りエッジF3より時間tslowだけ前に起こることを保証するのに十分なほど低い。例えば、クロック周波数が622MHzのとき、tslowは0.11nsである。
【0052】
従って、F3の回路では、PVT変動および他の変動によるラッチ素子のスイッチング時間変動に関係なく、信号発生回路の出力におけるS3信号が1クロックサイクルの第1半分の間に状態を変えることが保証できることになる。
【0053】
図3の回路では、信号発生回路の最終出力信号(S3)の状態変化が1クロックサイクルの第1半分の間に起こることを保証するのが望まれる。他方、状態変化が1クロックサイクルの第2半分の間に起こることを保証するのが望まれる場合は、第4同期信号を生成するために更なるラッチ素子、それも、アクティブロークロック入力CLを有する更なるラッチ素子を第3および第4のラッチ素子22および24の後に接続してよい。この可能性については、後に図8に則して述べる。
【0054】
同様に、図3の回路では、状態変化は全てLからHであるが、これは絶対ではない。信号RCK1およびS1〜S3のいずれかにおいて何らかの状態変化が引き起こされることはあり得る。また、入力回路10では、第2ラッチ素子14にとって全てのケースにおいて設けられることも絶対ではない。第1ラッチ素子12が出力RCK1におけるどんな準安定状態も最小化または除去するための回路を備える場合は、その出力を第3ラッチ素子22のD入力に直接接続することができ、また、第2ラッチ素子14を省略することができる。
【0055】
ハーフラッチ素子の代わりに、同期信号における状態変化を1クロックサイクルの所要部分の間に引き起こすのに十分な高速であることが保証されたスイッチング時間、例えば、半サイクル分よりも短いスイッチング時間を有する適当なクロック式素子を使用することができる。
【0056】
次に、本発明の第2の形態を具現するクロック復元回路30の部分々々を図6〜図12に則して説明する。
【0057】
先ず図6について説明すると、クロック復元回路30は、4個の記憶素子340,341,342および343を有する循環制御レジスタ32を備える。各記憶素子340〜343は、関連の記憶素子の出力信号B0〜B3として出力された1ビット値を記憶できるようになっている。
【0058】
図6に示すクロック復元回路30は、また、それぞれ循環制御レジスタ32の記憶素子340〜343の1つに対応する処理回路360〜363を有する。
【0059】
各処理回路36は、イネーブル信号発生器38、立上りエッジラッチ40および立下りエッジラッチ42を備える。各処理回路36におけるイネーブル信号発生器38は、対応する記憶素子340〜343の出力信号B0〜B3を受信するために接続された入力を有する。イネーブル信号発生器38は、また、立上りエッジイネーブル信号ENrが発生させられる第1出力、および、立下りエッジイネーブル信号ENfが発生させられる第2出力を有する。
【0060】
各処理回路における立上りエッジラッチ40および立下りエッジラッチ42はそれぞれシリアルデータストリームDINを受信するために接続されたデータ入力Dを有する。立上りエッジラッチ40は、当該処理回路におけるイネーブル信号発生器38の立上りエッジイネーブル信号ENrを受信するために接続されたイネーブル入力Eを有する。立下りエッジラッチ42は、当該処理回路のイネーブル信号発生器38によって発生させられた立下りエッジイネーブル信号ENfを受信するために接続されたイネーブル入力Eを有する。立上りエッジラッチ40は、立上りエッジデータサンプルDrが生成されるデータ出力Qを有する。立下りエッジラッチ42は、立下りエッジデータサンプルDfが生成されるデータ出力Qを有する。相異なる処理回路360〜363によって生成されたデータサンプルDr0〜Dr3およびDf0〜Df3は、クロック復元回路内の更なる回路(図示されていない)によって、シリアルデータストリームDINからクロック信号を復元するのに使用される。
【0061】
図7は、循環制御レジスタ32の構成の一例を示す。図7の例では、制御レジスタ32は、第1,第2,第3および第4のラッチ素子52,54,56および58から作り上げられている。本実施例では、各ラッチ素子52,54,56および58は、ポジティブエッジトリガ式マスタ/スレーブD形ラッチ素子である。各ラッチ素子は、データ入力D、データ出力Qおよびクロック入力Cを有する。第1ラッチ素子52のデータ入力Dは、第4ラッチ素子58のデータ出力Qに接続されている。第2ラッチ素子54のデータ入力は、第1ラッチ素子52のデータ出力Qに接続されている。第3ラッチ素子56のデータ入力Dは、第2ラッチ素子54のデータ出力Qに接続されている。第4ラッチ素子58のデータ入力Dは、第3ラッチ素子56のデータ出力Qに接続されている。全4個のラッチ素子のそれぞれのクロック入力Cは、クロック信号CLKを受信するために接続されている。
【0062】
図7の第1ラッチ素子52はアクティブローリセット入力Rを有し、第2から第4までのラッチ素子54,56および58の方はそれぞれアクティブロープリセット入力Pを有する。第1ラッチ素子52のリセット入力Rと第2から第4までのラッチ素子54,56および58のそれぞれのプリセット入力Pは、リセット信号を受信するために接続されており、そのリセット信号は、本例では、本発明の前記第1の形態を具現する図3の信号発生回路によって生成された同期信号S3である。
【0063】
図7に示す制御レジスタ32では、各ラッチ素子が該制御レジスタ32の記憶素子340〜343の1つを提供する。従って、図6に示す記憶素子340の出力信号B0は第1ラッチ素子52のデータ出力Qにおいて提供される。同様に、第2から第4までのラッチ素子54,56および58のデータ出力Qがそれぞれ制御レジスタ32の出力信号B1,B2およびB3を提供する。
【0064】
図7の制御レジスタ32の動作時、該レジスタは、S3信号をアクティブ(L)状態に設定することによって初期化される。結果として、第1ラッチ素子52のデータ出力QはL状態に設定され、第2から第4までのラッチ素子54,56および58の方はそれぞれデータ出力QがH状態に設定される。従って、出力信号B0〜B3は、図6に示すとおり“0111”に設定される。
【0065】
S3信号が除去された(H状態に変えられた)後、パターン“0111”は、CLK信号の各立上りエッジに応じてラッチ素子52,54,56および58を通して循環させられる。これで、出力信号B0〜B3は“1011”,“1101”,“1110”になり、その後再び反復的な仕方で“0111”になる。特に、各出力信号B0〜B3は、一連の4クロックサイクルごとに1個のサイクルについてL状態を有し、その一連の4クロックサイクルにわたって4個の異なる出力信号が次々にL状態を取る。
【0066】
次に、各処理回路360〜363におけるイネーブル信号発生器38の一実施例を図8に則して説明する。図8の例では、イネーブル信号発生器38が、循環制御レジスタ32の出力信号B0を受信する第1処理回路360のイネーブル信号発生器であると仮定する。残りの処理回路361〜363におけるイネーブル信号発生器は、図8のイネーブル信号発生器38と同じ仕方で構成されているが、代わりに出力信号B1〜B3を受信する。
【0067】
図8のイネーブル信号発生器38は、図3の信号発生回路を基礎に置いており、第1,第2および第3のラッチ素子62,64および66を備える。このケースでは、図3の入力回路10は使用されない。図8の第1ラッチ素子62は、図3の第3ラッチ素子22に対応する。図8の第2ラッチ素子64は、図3の第4ラッチ素子24に対応する。図8の第3ラッチ素子66は、図3に存在しない補助ラッチ素子である。この補助ラッチ素子は、また、ハーフ(または、トランスペアレント)ラッチ素子でもある。
【0068】
各ラッチ素子62,64および66は、データ入力Dおよびデータ出力Qを有する。第1ラッチ素子62および第3ラッチ素子66は各々アクティブロークロック入力CLを有し,第2ラッチ素子64はアクティブハイクロック入力CHを有する。第1ラッチ素子62のデータ入力Dは、循環制御レジスタの出力信号B0を受信するために接続されている。第2ラッチ素子64のデータ入力Dは、第1ラッチ素子62のデータ出力Qからのクロック化リセット信号RCK0を受信するために該データ出力Qに接続されている。第3ラッチ素子66のデータ入力Dは、第2ラッチ素子64のデータ出力Qに接続されている。上述の立上りエッジイネーブル信号ENr0は、第2ラッチ素子64のデータ出力Qで生成され、上述の立下りエッジイネーブル信号ENf0は、第3ラッチ素子66のデータ出力Qで生成される。各ラッチ素子62,64および66のクロック入力CLまたはCHは、クロック信号CLKを受信するために接続されている。図8のB0信号は図3の第1同期信号S1に対応することが認識されよう。BCK0信号は、図3の第2同期信号S2に対応する。また、ENr0信号は、図3の第3同期信号S3に対応する。
【0069】
図8のイネーブル信号発生器の動作を説明する前に、全体としての処理回路360の動作が理解できるようにするために、処理回路360における立上りエッジラッチ40および立下りエッジラッチ42の一実施例を図9および図10に則して説明する。
【0070】
図9において、立上りエッジラッチ40は、ポジティブエッジトリガ式マスタ/スレーブD形フリップフロップである。フリップフロップ40は、シリアルデータストリームDINを受信するデータ入力D、立上りエッジイネーブル信号ENr0を受信するイネーブル入力E、クロック信号CLKを受信するクロック入力C、および、上述の立上りエッジデータサンプルDr0が発生させられるデータ出力Qを有する。イネーブル入力Eは、フリップフロップ40を使用可能状態と使用不能状態の間で切り換えるのに使用される。使用可能状態(イネーブル入力EがL状態)のとき、CLK信号の各立上りエッジの直前におけるD入力の状態はデータ出力Qに転送される。使用不能状態(イネーブル入力EがH状態)のとき、フリップフロップ40はデータ入力Dに応答しない。
【0071】
図10の立下りエッジラッチ42は、ネガティブエッジトリガ式D形フリップフロップで、クロック信号CLKの立下りエッジでトリガされることを別にすれば、それ以外には図9のフリップフロップ40と基本的に同じ仕方で動作する。
【0072】
では、図6〜図10に示す回路の動作を図11および図12に則して説明する。クロック信号CLKのクロックサイクルは、各々新たなサイクルが該クロック信号の立上りエッジで始まる一連の反復する4つ連続のサイクルA0〜A3,B0〜B3,C0〜C3等々を形成する。図11および図12には、サイクルA1〜A3,B0〜B3およびC0〜C1だけが描かれている。
【0073】
CLK信号が時点Aで立上ると、サイクルA2は始まる。このとき、制御レジスタ32の内容は1110である(すなわち、B0=1,B1=1,B2=1およびB3=0)。立上りエッジの直前における制御レジスタ32の内容は、図6において右へ記憶素子ごとにシフトされ、最も右側の記憶素子343の内容は最も左側の記憶素子340に転送される。こうして、このケースでは、クロックサイクルA2の間の時点Bの付近でB0信号とB3信号に変化が起こる。図7に示すラッチ素子52,54,56および58のスイッチング時間次第で、時点Bは、クロックサイクル2の第1半分の中であることも(図示されたとおり)、図5に則して先に述べたとおりクロックサイクルA2の第2半分の中であることもあり得よう。この変動は、後に述べる理由から重要でない。
【0074】
信号B0〜B3はそれぞれ処理回路360〜363の対応する1つに通される。
【0075】
各イネーブル信号発生器38におけるラッチ素子62は、クロックサイクルA2の第2半分が始まる(時点C)まで非応答状態にある。これは、クロックサイクルA2の第2半分の間の時点Dまで、信号B0〜B3におけるどんな変化も対応するクロック化信号BCK0〜BCK3に現われないことが保証されることを意味する。信号B0〜B3における変化が時点Cから少し後に現われても(ラッチ素子52,54,56および58がPVT変動のゆえに長いスイッチング時間を有する場合に可能であるとおり)、対応するクロック化信号BCK0〜BCK3における変化がクロックサイクルA2の第2半分の間に起こることは、依然保証される。
【0076】
クロック化信号BCK0〜BCK3におけるどんな変化も、サイクルA3の第1半分が時点Eで始まるまで、さらに伝搬することは阻止される。その時点で、図8のラッチ素子64は非応答状態から応答状態に変わり、それで、立上りエッジイネーブル信号ENr0〜ENr3がクロックサイクルA3の第1半分の間の時点Fで状態変化を起こすことになる。その変化は、時点Bで起こった信号B0〜B3における変化を反映する。
【0077】
こうして、立上りエッジイネーブル信号ENr0がクロックサイクルA3の第1半分の間にアクティブになることは保証される。その立上りエッジイネーブル信号ENr0は、シリアルデータストリームDINの立上りエッジデータサンプルDr0を時点J、すなわちクロックサイクルB0の始めに取るのに使用される。処理回路360における立上りエッジラッチ40は、そのため、イネーブル信号ENr0がアクティブになる時点Fからサンプリング時点Jまでに十分なセットアップ時間を有する。このセットアップ時間は、少なくとも1クロックサイクルの半分であることが保証される。こうして、時点JでシリアルデータストリームDINの状態(L状態)はサンプリングされ、第1処理回路360の立上りエッジラッチ40でラッチされる。サンプリングされたデータDr0は、時点Jの少し後に該ラッチ40の出力において使用可能となる。
【0078】
サイクルA3の間の時点Iで、立下りエッジイネーブル信号Enf0はアクティブL状態に変わる。再度、この変化は、サイクル2の第2半分において起こることが保証される。なぜなら、各サイクルの第2半分に至るまで、図8のラッチ素子66が非応答状態に維持されるからである。これは、時点Fでの立上りエッジイネーブル信号ENr0における変化が時点Iまでラッチ素子66を通して伝搬しないことを意味する。立下りエッジイネーブル信号ENf0の状態変化の結果、サイクルB0において時点Kで立下りエッジデータサンプルDf0が取られる。このサンプルは、時点Kの直前におけるシリアルデータストリームDINの状態、すなわちH状態を反映する。取られたデータサンプルDf0は、サイクルB0の終わりの直前の時点Lで処理回路360における立下りエッジラッチ42の出力において使用可能となる。再度、立下りエッジラッチ42にとってのイネーブル・セットアップ時間(時点Iから時点Kまで)は、少なくとも1クロックサイクルの半分であることが保証される。
【0079】
次のサイクルB1では、新たな立上りエッジデータサンプルDr1が時点Mで取られ、新たな立下りエッジデータサンプルDf1が時点Nで取られる。サイクルB2では、新たな立上りエッジデータサンプルDr2が時点Oで取られ、新たな立下りエッジデータサンプルDf2が時点Pで取られる。サイクルB3では、新たな立上りエッジデータサンプルDr3が時点Qで取られ、新たな立下りエッジデータサンプルが時点Rで取られる。
【0080】
イネーブル信号発生器38は、また、PVT変動に関係なく、各イネーブル信号ENrまたはEnfが、その関連する立上りエッジまたは立下りエッジの1サイクルの半分の間に非アクティブH状態に確実に変えられるようにする働きを持つことが認識されよう。例えば、立上りエッジイネーブル信号ENr0は、サイクルB0の立下りエッジの1サイクルの半分の間に(時点Jで)非アクティブ状態に変えられる。
【0081】
図11および図12において、各処理回路36の立上りエッジラッチ40と立下りエッジラッチ42は互いに1クロックサイクルの半分の間にサンプルを取ることが認識されよう。しかしながら、各ラッチは4クロックサイクルごとに1回更新されるだけである。例えば、第1処理回路360におけるラッチ40が次回更新されるのは、次の4つ連続のサイクルC0〜C3のサイクルC0においてである。この戦略により、データサンプルを他のラッチに再転送または直接評価しなければならなくなる前に約3.5クロックサイクル(以前考慮されたクロック復元回路におけるとおりの0.5クロックサイクルよりむしろ)の余裕ができ、その結果、データサンプルを処理する更なる回路をより単純な設計にすることができる。
【0082】
図6〜図12の実施例では、循環制御レジスタ32が4個の記憶素子を有し、4個の処理回路が設けられている。しかしながら、本発明の第2の形態の他の実施例では、異なる数の記憶素子と処理回路を見込むことができる。例えば、記憶素子と処理回路の数は、2以上の任意の整数であってよかろう。一般に、記憶素子と処理回路の数をNとすると、データサンプルを他のラッチに再転送または直接評価しなければならなくなる前にN−0.5クロックサイクルが使用可能である。
【0083】
図7に示すとおり、初期化動作において循環制御レジスタ32に加えられるリセット信号は、図3に示すとおりの信号発生回路によって提供されるのが望ましい。特に、図3の回路によって生成されたS3信号が、PVT変動に関係なく1クロックサイクルの第1半分において状態を変えることは保証されているので、通常の動作が始まる(循環制御レジスタ32において0111をもって)前のセットアップ時間は、少なくとも1クロックサイクルの半分であることが保証される。
【0084】
本発明の第2の形態によれば、循環制御パターン(0111)が不正にならないことが重要である。なぜなら、不正になると、データサンプルは拙い時点で取られ、結果として、入りシリアルデータストリームDINからクロック信号を復元する可能性が失われることになるからである。この問題を考えると、正しい制御パターンが制御レジスタ32を通って循環することを検証できる検証回路を設けることが望ましい。
【0085】
図13は、このような検証回路80の一例を示す。この回路80は、第1および第2のNANDゲート82および84、等価(排他的OR)ゲート86およびフリップフロップ88を備える。第1NANDゲート82は、制御レジスタ32の第1半分に属する出力信号B0およびB1を受信するために接続されている。第2NANDゲート84は、制御レジスタ32の第2半分に属する出力信号B2およびB3を受信するために接続されている。第1NANDゲート82の出力が、等価ゲート86に第1半分チェック信号H1を加えるためにその第1入力に接続されている。第2NANDゲート84の出力が、等価ゲート86に第2半分チェック信号H2を加えるためにその第2入力に接続されている。等価ゲート86の出力が、フリップフロップ88に検出信号SAMEを加えるためにそのデータ入力Dに接続されている。フリップフロップ88は、また、クロック信号CLKを受信するために接続されたクロック入力C、および、エラー信号ERRが生成されるデータ出力Qを有する。
【0086】
図13の検証回路80は次のとおり動作する。制御レジスタ32は、制御シーケンスが不正になってもシフトし続けると仮定する。制御レジスタ32は、別々にチェックされる2つの半分に分割されている。2つの半分のためのチェック信号は常に互いに異なるものとした。両方が同じであったら、制御シーケンスの不正が起こってしまうに相違ない。
【0087】
制御レジスタの第1半分出力信号B0およびB1は、第1半分チェック信号H1を生成するためにともにNAND演算される。同様に、第2半分出力信号B2およびB3は、第2半分チェック信号H2を生成するためにともにNAND演算される。制御シーケンスが正しければ、チェック信号H1およびH2の一方だけがH状態(当該のレジスタ半分において少なくとも1個の出力信号が0である状態に相当)を持つことができる。他方のチェック信号は、L状態(当該のレジスタ半分において全部の出力信号が1である状態に相当)を持たなければならない。等価ゲート86は、チェック信号H1およびH2が同じ状態にあるとき、検出信号SAMEをL状態に設定し、チェック信号H1およびH2が異なる状態にあるとき、検出信号SAMEをH状態に設定する。CLK信号の各立上りエッジの直前におけるSAME信号の状態は、フリップフロップ88によってサンプリングされ、また、ERR信号を提供するのに使用される。このようにして、SAME信号は、制御レジスタ32の循環動作の後に続いて安定化したときにだけサンプリングされる。ERR信号は、本実施例では、アクティブロー信号である(2個のチェック信号H1およびH2が同じ状態を持つとき[これは制御シーケンスが不正であることを表す]、SAME信号はL状態を持つからである)。
【0088】
図13の検証回路80は、その単純さのゆえに、反復する一連のサイクル(例えば、図6の実施例におけるサイクルB0〜B3のような一連の4個のサイクル)の各サイクルにおける制御パターンの正しさを積極的に検証しないことが認識されよう。従って、全部のエラーが直ちに検出されるとは限らない。それでも、どんな種類のエラーも結局は検出されることになる。特に、全部の出力信号が1になるような仕方で制御パターンが不正になる場合、これは直ちに検出されることになる。1つ以上の出力信号がゼロになるような仕方で制御パターンが不正になる場合、これは、制御レジスタの各半分の中にゼロが存在するときに検出されることになる。こうして、循環するゼロの正しくない数(図6の実施例では、0,2,3,4)はどれも、各サイクルにおいて特別な正しいパターンを明確に探し出す必要なしに、少ない数のサイクルの間に検出されることになる。
【0089】
図13の実施例では、検証回路が4ビット制御レジスタの正しさをチェックするのに使用されるが、4より大きいビット数を有する制御レジスタにも使用できることは、理解されよう。2つの“半分”が同じビット数を有する必要はない。例えば、5ビット長の制御シーケンスを有する場合、2つの半分がそれぞれ2ビット、3ビットを持つことはあり得よう(すなわち、2入力NANDゲートと3入力NANDゲート)。2つの半分は、また、制御レジスタの最初のビットで始まり、最後のビットで終わらなければならないわけではない。制御パターンは循環するので、最初のビットと最後のビットが同じ半分の中にあることはあり得よう。例えば、4ビットを有する場合、一方の半分が最後のビット3と0、他方の半分が中間のビット1と2ということはあり得よう。
【0090】
検証回路の利点は、大きいビット数、例えば、8ビット以上を有する制御レジスタにとって特に大きい。この場合、全サイクルにおいて明確な正しい状態を積極的に識別できる検証回路は複雑になり、また、多数のゲートを包含するため、望ましくないほど過重な負荷を制御レジスタの出力信号にかける傾向があり、満足のいく高速動作と相容れなくなる可能性があろう。
【0091】
2個のNANDゲートの代わりに、2個のANDゲートを使用することもできよう。代わりに、1個のNANDゲートと1個のANDゲートを使用することもできよう。
【0092】
図13の検証回路は、ただひとつだけが1で、他の全てのビットが0である(ただひとつだけが0で、他の全てのビットが1であるのと反対の)循環制御シーケンスの正しさを検証するのに使用できる。この場合、第1NANDゲート82と第2NANDゲート84はNORゲートまたはORゲートに取って代わられる。
【0093】
次に、本発明に係る第4の形態の実施例を説明する。本発明の第4の形態によれば、以前考慮されたパラレル/シリアルデータ変換回路において生じる問題を解決することができる。図14は、以前考慮されたパラレル/シリアルデータ変換器におけるデータ同期回路90の一例を示す。同期回路90は、それぞれ第1および第2のマスタ/スレーブラッチ素子92および94を有するいわゆる標準二重バッファ回路である。各ラッチ素子92および94は、シリアルクロック信号SERCLKを受信するために接続されたクロック入力Cを有する。パラレルクロック信号PARCLKが第1ラッチ素子92のデータ入力Dに加えられる。第1ラッチ素子92のデータ出力Qが、第2ラッチ素子94に緩衝パラレルクロック信号BPCLKを加えるためにそのデータ入力Dに接続されている。第2ラッチ素子94のデータ出力Qが、シフトレジスタ96に転送制御信号TFERを加えるためにその制御入力に接続されている。シリアルクロック信号SERCLKは、また、シフトレジスタ96のクロック入力に加えられる。シフトレジスタ96は、パラレルデータのアイテムPARDATAを受信するためのパラレルデータ入力、および、シリアル出力データストリームDOUTを生成するためのシリアルデータ出力を有する。
【0094】
動作時、パラレルデータは、パラレルクロック信号PARCLKの立上りエッジでのみ変わることが許される。パラレルデータの各アイテムは、本例では8ビットから作り上げられるので、シリアルクロック周波数はパラレルクロック周波数の8倍である。従って、パラレルクロック信号PARCLKの各サイクルの中にシリアルクロック信号SERCLKの8サイクルが存在する。図15では、これがサイクル0〜7として番号表示されている。
【0095】
パラレルクロック信号PARCLKは、シリアルクロック信号SERCLKのサイクル4の間にL状態に変わる。これで、この変化はサイクル5の始めに検出され、BPCLK信号はHからLに変わる。これは、サイクル6の始めに転送制御信号TFERがHからLに変わることを意味する。シフトレジスタ96の制御入力がTFERレベル変化を検出し、それで、サイクル7においてパラレルデータの新しいアイテムPARDATAがシフトレジスタ96にロードされることになる。サイクル7において、また、シリアルクロック信号SERCLKの各後続サイクル(すなわち、次のパラレルクロックサイクルのサイクル0〜6)において、サイクル7の始めにロードされたアイテムの1ビットが、シフトレジスタからシリアルデータDOUTとして転送される。その後、次のパラレルクロックサイクルのサイクル7の始めに、TFER信号はその次の立下りエッジを有し、それで、パラレルデータの新しいアイテムPARDATAがシフトレジスタにロードされることになる。
【0096】
実際、技術的限界に近い周波数では、シリアルクロック信号SERCLKの相対位相をパラレルクロック信号PARCLKのそれに関して制御することが非常に困難である。従って、パラレルクロック信号がL状態になったことが最初に検出されるシリアルクロックサイクルは本来、クロックサイクル5のはずであるが、パラレルクロック信号は、クロックサイクル4の始めにL状態にあるとして検出される可能性がある。これは、サイクル4においてパラレルクロック信号PARCLKの立下りエッジがシリアルクロック信号SERCLKの立上りエッジの直前に現われる場合に起こり得る。この場合、BPCLK信号とTFER信号は、図15に点線で示されるとおり、1サイクル早く変わることになる。最悪の場合、検出はランダムベースでサイクル4かサイクル5かどちらかで行われよう。そうなった場合、シリアルクロック信号SERCLKの7サイクル、8サイクルまたは9サイクルの異なる間隔で転送制御信号TFERが発生させられ、これに伴ってシリアルデータストリームDOUTにおいてビットの損失か重複かどちらかが生じる結果となろう。
【0097】
この問題を回避するために、本発明の第4の形態を具現するデータ同期回路を使用することができる。
【0098】
図16は、このようなデータ同期回路の一実施例を示す。回路100は、リセット信号発生器102、カウンタ104、および、データ変換器106を備える。リセット信号発生器102は、パラレルクロック信号PARCLKとシリアルクロック信号SERCLKの両方を受信する。本実施例では、パラレルクロック信号PARCLKの単一クロックサイクルにおいてシリアル化すべきパラレルデータの各アイテムが8ビットから作り上げられ、従って、シリアルクロック信号SERCLKのクロック周波数はパラレルクロック信号PARCLKのそれの8倍であると仮定する。
【0099】
リセット信号発生器102は、パラレルクロック信号とシリアルクロック信号の両方に関して非対称で除去される(非アクティブ状態に変えられる)リセット信号ARSTを受信する。リセット信号発生器102は、同期化されたリセット信号SRSTをカウンタ104に加える。同期化されたリセット信号SRSTは、シリアルクロック信号SERCLKに関して同期化される。カウンタ104は、SRST信号がアクティブ状態にあるとき、リセット状態に維持され、SRST信号がリセット信号発生器102によって非アクティブ状態に変えられると、リセット状態から解放されてシリアルクロック信号SERCLKのパルスをカウントし始める。
【0100】
カウンタ104は、同期化されたリセット信号SRSTが除去された後に受信されたシリアルクロック信号SERCLKのパルスの数をカウントする。カウント値が7に達した後、このカウント値は再びゼロにリセットされる。カウンタ104は、転送制御信号TFERをデータ変換器106に加える。カウント値が所定の値、例えば、3を持つと、転送制御信号TFERはアクティブ状態に設定される。他の全てのカウント値に対して、転送制御信号TFERは非アクティブ状態を持つ。
【0101】
データ変換器106は、パラレルデータの8ビットアイテムを受信するためのパラレルデータ入力を有する。転送制御信号TFERがカウンタ104によってアクティブ状態に設定されるたびに、パラレルデータの新しいアイテムPARDATAがデータ変換器106に転送され、その中に保存される。本実施例におけるデータ変換器106は、また、シリアルデータストリームDOUTが生成されるシリアルデータ出力を有する。データ変換器106はシリアルクロック信号SERCLKを受信し、転送制御信号TFERが非アクティブ状態にあるとき、データ変換器106の中に保存されたパラレルデータアイテムのビットは、シリアルデータ出力から1つずつ順次シフトされる。シリアルクロック信号SERCLKのクロックサイクルごとに1ビットが出力されるのである。
【0102】
図16のデータ同期回路では、カウンタ104がシリアルクロック信号の実パルスをカウントするので、転送制御信号TFERが、回路におけるPVT変動に関係なくシリアルクロック信号SERCLKの8サイクルの間隔で発生することは保証されている。従って、データビットの重複または損失がシリアル化プロセスの中で起こることはない。
【0103】
図17は、図16の実施例におけるリセット信号発生器102の実現形態の一例を示す。この実現形態では、リセット信号発生器102は、第1,第2,第3および第4のラッチ素子110,112,114および116を備える。各ラッチ素子はマスタ/スレーブ形で、データ入力D、クロック入力C、リセット入力Rおよびデータ出力Qを有する。第1ラッチ素子110と第2ラッチ素子112が第1同期回路1181を形成し、その対をなすラッチ素子がパラレルクロック信号PARCLKによってクロック化される。第3ラッチ素子114と第4ラッチ素子116が第1同期回路1182を形成し、その対をなすラッチ素子がシリアルクロック信号SERCLKによってクロック化される。全4個のラッチ素子は、それぞれのリセット入力Rで非同期リセット信号ARSTを受信する。本条例では、このARST信号はアクティブロー信号である。
【0104】
第1ラッチ素子110のデータ入力Dは、永久的にH状態に設定される。第1ラッチ素子110のデータ出力Qは、パラレルクロック信号PARCLKと同期化された立上り信号PRを第2ラッチ素子112に加えるためにそのデータ入力Dに接続されている。第2ラッチ素子112のデータ出力Qは、パラレルクロック信号PARCLKと同期化された検出信号DETを第3ラッチ素子に加えるためにそのデータ入力Dに接続されている。第3ラッチ素子114のデータ出力Qは、シリアルクロック信号SERCLKと同期化された立上り信号SRを第4ラッチ素子116に加えるためにそのデータ入力Dに接続されている。同期化されたリセット信号SRSTは、第4ラッチ素子116のデータ出力Qで生成される。
【0105】
図18は、図16の実施例におけるカウンタ104の実現形態の一例を示す図であり、図18(a)はブロック図であり、また、図18(b)は、図18(a)に対応する詳細回路図である。
【0106】
図18(a)に示すとおり、カウンタ104は、図6における循環制御レジスタ32と同様の循環制御レジスタ120として実現させてよい。この場合、循環制御レジスタ120は、8ビットを有する必要がある(パラレルクロック信号サイクルごとにシリアル化すべきパラレルデータの各ビットにつき1個)。従って、図18(a)に示すとおり、循環制御レジスタ120は8個の記憶素子1220〜1227を有する。接続例では、記憶素子1223の出力信号B3だけが使用される。この出力信号B3は、転送制御信号TFERを直接提供するのに使用してよい。代わりに、転送制御信号TFERは、循環制御レジスタ120の出力信号を図3の素子22および24(または図8の素子62,64および66)に通すことによって提供されてもよい。この場合、出力信号は、信号B3の代わりに信号B2であってよい。この方策は、シフトレジスタのパラレルローディングに使用される論理回路のセットアップ時間の要件を満たす上で有用である。この場合、TFERの切り換えが特定の半サイクルにおいて起こるのを確実にするために中間回路は必要とされない(それが無くても、切り換えは保証される)。その目的は、単に、セットアップ時間の要件がPVT変動に関係なく満足するのを保証することである。
【0107】
図18(b)に示すとおり、制御レジスタ120の構成は、先に図7に則して述べた循環制御レジスタのそれとほぼ同じで、記憶素子1220〜1227のためにそれぞれマスタ/スレーブラッチ素子1240〜1247がある。ラッチ素子1240は、同期化されたリセット信号SRSTを受信するために接続されたリセット入力Rを有する。残りのラッチ素子1241〜1247は、それぞれ同期化されたリセット信号SRSTを受信するために接続されたプリセット入力Pを有する。これで、同期化されたリセット信号SRSTがアクティブL状態にあるとき、ラッチ素子1240〜1247の出力信号B0〜B7は、図18(a)に示すとおり、01111111に初期化される。同期化されたリセット信号SRSTが除去された(H状態に変えられた)後、制御パターンは、シリアルクロック信号SERCLKの立上りエッジに応じて、図18(a)において右へ1ポジションずつ循環式にシフトされる。
【0108】
次に、図17のリセット信号発生器102およびカウンタ104(図18(a)および(b)の循環制御レジスタ120として形成られた)の動作を図19に則して説明する。図19では、パラレルデータPARDATAがパラレルクロック信号PARCLKの立上りエッジで変わると仮定する。パラレルクロック信号PARCLKの所与の1サイクルにおけるシリアルクロック信号SERCLKの8サイクルは、図19において0から7までの番号で表されている。
【0109】
図19では、パラレルクロック信号PARCLKの新しいサイクルP0が時点Aで始まる。該サイクルP0の間の時点Bでリセット信号ARSTは除去される。すなわち、ARST信号は非アクティブH状態からアクティブL状態に変えられる。その次のパラレルクロックサイクルP1が時点Cで始まる直前におけるARST信号の非アクティブ状態は、時点Cで検出され、第1ラッチ素子110によってラッチされる。その次のパラレルクロックサイクルP1の開始から少し後の時点Dで、パラレルクロック同期化立上り信号PRはL状態からH状態に変わる。
【0110】
同じ変化は、その次のパラレルクロックサイクルP2の開始(時点Eでの)から少し後の時点Fで検出信号DETに起こる。第3ラッチ素子114の応答の仕方は、シリアルクロック信号SERCLKとパラレルクロック同期検出信号DETの間の時間的関係によって異なる。通常の時間的関係は図19に示すとおりである。この通常の場合、時点Eで始まるパラレルクロックサイクルP2において、シリアルクロック信号SERCLKの第1サイクル(サイクル0)の立上りエッジSREは、パラレルクロック同期検出信号DETの立上りエッジPREより前に現われる。この場合、DET信号のLからHへの状態変化は、時点Gでシリアルクロック信号SERCLKの立上りエッジが現われるまで、第3ラッチ素子114によって記録されない。従って、シリアルクロック同期立上り信号SRは、時点Gの直後のシリアルクロックサイクル1においてL状態からH状態に変わり、同期化されたリセット信号SRSTは、シリアルクロックサイクル2の開始直後の時点で同じ変化を見せる。これは、カウンタ104がカウントを始める時点でのシリアルクロック信号SERCLKの最初の立上りエッジが時点I、すなわちシリアルクロックサイクル3の開始時点における立上りエッジであることを意味する。従って、カウンタ104の出力信号B3(TFER)は、シリアルクロックサイクル5において1サイクルだけLになる。その後は、パラレルクロック信号PARCLKとシリアルクロック信号SERCLKの間の位相関係が変化しても(例えば、電圧変動または温度変動のゆえに)、出力信号B3が正確に8個のシリアルクロックサイクルの間隔で1サイクルだけLになることは保証される。
【0111】
PVT変動のゆえに、立上りエッジPREの後に立上りエッジSREが現われることはあり得よう。この場合、信号SRおよびSRSTの各々におけるL状態からH状態への変化は、シリアルクロックサイクルにおいて図19に示すより1サイクル早くに現われることになる。すなわち、シリアルクロックサイクル0の開始後にSR信号に変化が起こるのは早まり、シリアルクロックサイクル1の開始後にSRST信号に変化が起こるのは早まることになる。こちらの方は、カウンタ104がシリアルクロックサイクルにおいて1サイクル早くにカウントを始め、その結果、出力信号B3がシリアルクロックサイクル5の代わりにシリアルクロックサイクル4においてlowになることを意味する。しかしながら、この差異は、回路の正しい動作にとって重大なことではない。パラレルデータPARDATAは、シリアルクロックサイクル4においても、シリアルクロックサイクル5におけるのと等しく安定的であろう。また、パラレルクロック信号とシリアルクロック信号の間の位相関係が電圧変動または温度変動のゆえにあるサイクルから次のサイクルまで変化または揺らぎを見せても、カウンタ104の出力信号B3(TFER)の連続的なアクティブサイクルの相互間隔が正確に8個のシリアルクロックサイクルであることは依然保証される。
【0112】
次に、データ変換器106の可能な構成を図20に則して説明する。
【0113】
図20の例では、データ変換器106は、8個のマルチプレクサ素子1300〜1307および8個のラッチ素子1320〜1327を備える。各マルチプレクサ素子130は、第1および第2のデータ入力I0およびI1、選択入力Sおよびデータ出力Zを有する。マルチプレクサ素子1300〜1307各々の第1データ入力I0は、シリアル化すべきパラレルデータPARDATAのビットPARDATA0〜PARDATA7の1つを受信するために接続されている。マルチプレクサ素子1300の第2データ入力I1は、永久的に(しかし、任意に)H状態(論理1)に設定される。残りのマルチプレクサ素子1301〜1307の各々の第2データ入力I1は、直前のラッチ素子1320〜1326の1つによって生成されたシフトデータ信号SD0〜SD6を受信するために接続されている。転送制御信号TFERは、選択入力Sの各々に加えられる。
【0114】
各ラッチ素子は、データ入力D、データ出力Qおよびクロック入力Cを有する。各ラッチ素子1320〜1327のデータ入力Dは、マルチプレクサ素子1300〜1307の多重化出力信号M0〜M7の1つを受信するために対応するマルチプレクサ素子のデータ出力Zに接続されている。上記のシフトデータ信号SD0〜SD6は、それぞれラッチ素子1320〜1326のデータ出力Qで生成される。シリアルデータストリームDOUTは、ラッチ素子1327のデータ出力Qで生成される。各ラッチ素子1320〜1327のクロック入力Cは、シリアルクロック信号SERCLKを受信するために接続されている。本実施例では、各ラッチ素子1320〜1327はポジティブエッジトリガ式マスタ/スレーブラッチ素子である。
【0115】
図20のデータ変換器の動作時、各マルチプレクサ素子1300〜1307は、その選択入力SがL状態を持つときに第1データ入力I0を選択し、そうでないときに第2データ入力I1を選択する。選択されたデータ入力I0またはI1のデータは、データ出力Zで出力される。従って、転送制御信号TFERがL状態を持つとき、多重化出力信号M0〜M7は、それぞれパラレルデータビットPARDATA0〜PARDATA7に等しくなる。かかる多重化出力信号M0〜M7は、それぞれ、図19に示すシリアルクロックサイクル6の始め(時点J)に、ラッチ素子1320〜1327においてシリアルクロック信号SERCLKの立上りエッジで記録される。こうして、サイクル6においてSD0=PARDATA0,SD1=PARDATA1,・・・,SD6=PARDATA6となる。DOUT=PARDATA7であるから、パラレルデータの最上位のビットPARDATA7は、サイクル6においてシリアルデータストリームDOUTの中に出力される。
【0116】
図19に示す時点Jの少し後に、TFER制御信号はH状態に反転し、それで、M0が1に等しくなり、M1=SD0,M2=SD1,・・・,M7=SD6となる。この信号M0〜M7のセットは、ラッチ素子1320〜1327においてシリアルクロック信号SERCLKの次の立上りエッジで、すなわち、クロックサイクル7の始めに記録される。パラレルデータビットPARDATA6は、サイクル7においてシリアルデータストリームDOUTの中に出力される。
【0117】
後続のシリアルクロックサイクルにおいて、更なるビットPARDATA5〜PARDATA0の各々が順次、シリアルデータストリームDOUTの中に出力される。それから、その次のシリアルクロックサイクル(図19に示す時点Jにおけるクロックサイクルの後で正確に8個のクロックサイクルであることが保証される)において、TFER制御信号は再び1サイクルだけL状態を取り、パラレルデータの新しいアイテムがラッチ素子1320〜1327の中にロードされる。
【0118】
図16〜図20の実施例では、データ変換器はパラレル/シリアルデータ変換器である。しかしながら、これは本発明の第4の形態の主たる特徴ではない。データ変換器は、一般にデータの第1アイテムをデータの第2アイテムに変換するのに使用することができ、その場合、第1アイテムは第1クロック信号と同期で連続的に受信され、第2アイテムは第1クロック信号より高い周波数の第2クロック信号と同期で連続的に出力される。第1アイテムと第2アイテムの両方ともパラレルデータであってよい。データ変換器によって実行される変換動作はいかなる仕方でも制限されない。第1アイテムをどれだけの数使って、第2アイテムをどれだけの数生成してもよい。変換動作は、受信された第1アイテムから第2アイテムを生成することを目的とするデータビットの反転または組合せ論理演算を含んでよい。
【0119】
変換器104の設計は、図18(a)および(b)に示すとおりの循環制御レジスタに制限されない。クロックパルスをカウントできるどんな変換器も使用することができる。
【0120】
循環制御レジスタを使用してカウンタ104を準備するときは、可能ならば、本発明の第3の形態を具現する検証回路を使用して、制御パターンがレジスタを通って正しく循環することを検証するのが望ましい。
【0121】
次に、本発明の第5の形態を具現するデータ復元回路の一実施例を図21および図22に則して説明する。図21では、データ復元回路で受信されたシリアルデータストリームが、例えば、このシリアルデータストリームを運ぶ伝送路の特徴によって異なる形状のデータアイ150を有する。データ復元回路では、クロック信号152が、例えば、フェーズロックループ(phase lock loop:PLL)回路を使用してシリアルデータストリームから復元される。この復元クロック信号は、シリアルデータストリームと位相が一致する。以前考慮されたデータ復元回路では、復元クロック信号152は、次にシリアルデータストリームをラッチするのに使用される。
【0122】
しかしながら、シリアルデータストリームのデータアイの形状次第では、シリアルデータストリームのラッチングを実行するのに、復元クロック信号152から偏るオフセットクロック信号を使用する方が良いかもしれない。例えば、図21のデータアイ150の場合は、復元クロック信号152に関して量ΔTだけ遅延したオフセットクロック信号154をシリアルデータストリームのラッチングに使用する方が良かろう。オフセットクロック信号154を生成する1つの方法としては、遅延素子を使用して復元クロック信号152を遅延させることが可能であろう。しかしながら、実際には、この方法でオフセットクロック信号を生成するのは不利であった。また、遅延をデータ復元回路の外側から制御することが簡単にはできない。その上、オフセットクロック信号154は、遅延素子を使用するとき、復元クロック信号152に相対して遅延させることしかできず、該信号に相対して先行させることができない。
【0123】
図22は、本発明の第5の形態を具現するデータ復元回路の一実施例を示す。図22の実施例では、データ復元回路160は、多相クロック信号発生器170、ディジタルフェーズロックループ(digital phase lock loop:DPLL)回路180、第1マルチプレクサ素子190、第2マルチプレクサ素子200、データラッチ素子210、および、加算器220を備える。
【0124】
多相クロック信号発生器170は、遅延線172、位相検出器174、チャージポンプ電圧レギュレータ176、および、位相インターポレータ178を備える。
【0125】
本実施例における遅延線172は、一連の8個の遅延ステージを、その最初の遅延ステージに先行する入力緩衝ステージおよび最後(8番目)の遅延ステージの後に続く出力緩衝ステージとともに有する。遅延線172は、入りシリアルデータストリームのデータ速度に等しいかまたは近い速度の基準クロック信号REFCLKが入力緩衝ステージの中にまで受信される信号入力INを有する。遅延ステージが作り出す遅延はどのステージも同等である。本実施例では、基準クロック信号のクロック周波数は622.08MHzである(クロック周期1.6075nsに相当)。遅延線172は、また、各遅延素子によって加えられた遅延時間を断片的に調整するのに使用されるアナログ制御電圧Vregを受ける制御入力DLYCTRLを有する。第1および第2の位相比較信号P1およびP2が、遅延線172によって位相検出器174に向けて出力される。第1位相比較信号P1は、最初の遅延ステージ(すなわち、遅延線172の入力緩衝ステージの後の)の入力における緩衝信号である。第2位相比較信号P2は、最後(8番目)の遅延ステージの出力で生成される。
【0126】
位相検出器174において、第1位相比較信号P1の位相と第2位相比較信号P2の位相が比較される。第1位相比較信号P1に相対する第2位相比較信号P2の遅延は、正確に基準クロック信号REFCLKの1クロックサイクル分に維持されるものとする(すなわち、遅延線によって加えられる全遅延時間は公称1.6075nsである)。従って、第2位相比較信号P2は第1位相比較信号P1と同相であるはずである(しかし、これに相対して丸々1クロックサイクル分の遅延がある)。
【0127】
位相検出器174は、信号P1とP2の間の位相比較の結果に応じて制御信号FASTおよびSLOWの一方を生成する。信号P2の位相が信号P1の位相より前にあるときは、制御信号FASTが位相検出器174によって生成される。他方、信号P2の位相が信号P1の位相より後にあるときは、制御信号SLOWが位相検出器174によって生成される。位相検出器174は、望ましくは、基準クロック信号周波数の倍数または調波でのロッキングを拒絶するウィンドウ検出回路を備える。
【0128】
制御信号FASTおよびSLOWは、その出力で制御電圧Vregを生成するチャージポンプ電圧レギュレータ176に加えられる。レギュレータ176はコンデンサを包含する。コンデンサで保持される電荷の量は、制御信号SLOWが生成されると増大する。同様に、コンデンサで保持される電荷の量は、制御信号FASTが生成されると減少する。制御電圧Vregは、コンデンサを通過する電圧から導出される。遅延線172において各遅延ステージによって加えられる遅延は、制御電圧Vregに左右される。制御電圧Vregが減少すると(これは、第2位相比較信号P2の位相がP1の位相より前にあることを指す)、各遅延ステージによって加えられる遅延は増大する。他方、制御電圧Vregが増大すると(これは、第2位相比較信号P2の位相がP1の位相より後にあることを指す)、各遅延ステージによって加えられる遅延は減少する。従って、位相検出器174とチャージポンプ電圧レギュレータ176は、遅延線172を中心としてフィードバックループを形成し、これが、PVT変動に関係なく、基準クロック信号REFCLKの正確に1個のクロックサイクルにおいて遅延線172の8個の遅延ステージによって加えられた遅延全体を維持またはロックする働きをする。
【0129】
位相インターポレータ178は、遅延線172によって生成された9個の基本位相信号を受信する。第1の基本位相信号は、遅延線172の入力ステージの出力で生成された信号、すなわち第1位相比較信号P1である。残り8個の基本位相信号は、遅延線172の8個の遅延ステージの出力でそれぞれ生成された遅延信号である。従って、9番目の基本位相信号が第2位相比較信号P2である。
【0130】
隣接する基本位相信号の対ごとに、位相インターポレータ178は、その対をなす2個の基本位相信号のそれぞれの位相の間に等間隔の位相を持つ更なる3個の補間位相信号を生成する。こうして、位相インターポレータ178は、遅延線172によって発生させられる9個の基本位相信号に加えて、24個の補間位相信号を発生させる。基本位相信号と補間位相信号の間の位相差および隣接する補間位相信号の相互間の位相差は、基準クロック信号周波数の1/32、すなわち、本実施例では50.23psである。
【0131】
2個の“最終”基本位相信号は、両方とも基準クロック信号REFCLKと同相であるので、その一方が破棄される。残る1個の“最終”基本位相信号、例えば、8個の遅延ステージの出力で生成された基本位相信号と、残りの基本位相信号および補間位相信号の全部が、それぞれの基準クロック位相信号PHASE0〜PHASE31として供給される。これら32個の基準クロック位相信号PHASE0〜PHASE31は、第1および第2のマルチプレクサ素子190および200の各々の入力I0〜I31に加えられる。各マルチプレクサ素子190および200は、また、選択入力Sおよび出力Zを有する。DPLL回路180によって出力された第1選択信号SEL1は、第1マルチプレクサ素子190の選択入力Sに加えられる。第1選択信号SEL1は、また、加算器220の一方の入力に加えられる。加算器220の他方の入力は、ユーザープログラマブルオフセット信号OFFSETを受信するために接続されている。加算器220によって出力された第2選択信号SEL2は、第2マルチプレクサ素子200の選択入力Sに加えられる。
【0132】
第1マルチプレクサ素子190の出力Zは、DPLL回路180の位相検出器182の第1入力に接続されている。復元クロック信号RCVCLKが、第1マルチプレクサ素子190の出力Zで生成される。
【0133】
入りシリアルデータストリームDINは、位相検出器182の第2入力に加えられる。位相検出器182は、入りデータストリームDINのトランジションが復元クロック信号RCVCLKのトランジションより前にあるか後にあるかを特定する。特定の結果に基づき、位相検出器182は、先進の制御信号ADVか後進の制御信号RETかどちらかを生成する。制御信号ADVおよびRETはループフィルタ184に加えられ、これが、DPLL回路180によって提供されたフェーズロックループの有効帯域幅を制御する。
【0134】
DPLL回路180は、単一極のディジタル実現形態、単一ゼロ二次ループであってよい。この場合、ループフィルタ184は、ユーザープログラマブルおよび/またはダイナミック可変の低域フィルタ機能を発揮してよい。例えば、ループ帯域幅は、ロック解除(広い帯域幅、広い捕捉範囲)のときに迅速なデータ収集を達成され、ロック動作(狭い帯域幅、狭い捕捉範囲)のときに高度のジッター拒絶が達成されるようにディジタル制御下で動的に変えてよい。
【0135】
制御信号ADVおよびRETに応じて、ループフィルタ184は、選択コントローラ186に加えられる制御信号CSを生成する。選択コントローラ186は、この制御信号CSに基づいて上記の第1選択信号SEL1を生成する。
【0136】
第1マルチプレクサ素子190は、第1選択信号SEL1に従って32個のクロック位相信号PHASE0〜PHASE31のうち1個を選択し、選択されたクロック位相信号を復元クロック信号RCVCLKとして出力する。
【0137】
DPLL回路180は、入りシリアルデータストリームDINと現に選択されたクロック位相信号RCVCLKの間の位相差および/または周波数差に応じてクロック位相信号PHASE0〜PHASE31が新たに選択されるようにする。DPLL回路180によって提供されたフィードバックループは、クロック位相信号PHASE0〜PHASE31のうち、所与のどの時点でもシリアルデータストリームDINとの位相差が最も小さい信号を復元クロック信号RCVCLKとして選択しようとする。第1選択信号SEL1がその最大値に達し、遅延線172の一端におけるクロック位相信号PHASE31に合致すると、これが最小値に変わり、遅延線172の他端におけるクロック位相信号PHASE0と効果的に重なる。これで、遅延線の一端から他端へ行く中で位相ジャンプは起こらない。なぜなら、位相31から位相0への逆方向のジャンプが、ちょうど1つの位相からの順方向のジャンプから区別できないからである。加えて、第1選択信号SEL1は、望ましくはグレイコード化信号であるので、選択信号SEL1の値を変えるときに不必要な位相ジャンプが起こらない。
【0138】
加算器220は、SEL1信号とOFFSET信号のそれぞれの値を加算し、SEL2信号を生成する。本実施例では、加算器220はモジュロ−32(modulo-32)加算器である。OFFSET信号の値は正のことも負のこともある。SEL2信号も、望ましくはグレイコード化信号である。
【0139】
SEL2信号の値に応じて、第2マルチプレクサ素子200は、クロック位相信号PHASE0〜PHASE31の1つをオフセットクロック信号OFFCLKとして選択する。これで、シリアルデータストリームDINは、オフセットクロック信号OFFCLKの各立上りエッジでデータラッチ素子210によってラッチされる。
【0140】
オフセットクロック信号OFFCLKはユーザープログラマブルオフセット信号であるので、オフセットクロック信号OFFCLKの位相は、ユーザーが、シリアルデータストリームDINにおけるデータアイの特殊形状に適合するように選択できる。オフセットクロック信号OFFCLKは、復元クロック信号RCVCLKに相対して進ませることも遅らせることもでき、これがより大きいフレキシビリティを与える。その上、オフセットクロック信号OFFCLKの位相は、データ復元回路160におけるPVT変動に関係なく、復元クロック信号RCVCLKの位相に相対して精確に制御される。
【0141】
(付記1) クロック信号および該クロック信号と同期で自らの論理状態を変えることのできる第1同期信号を受信するために接続され、前記クロック信号により前記第1同期信号における状態変化に応じて、それにより生成された第2同期信号の論理状態が変えられるように動作する応答状態と、前記第2同期信号における状態変化が起こらない非応答状態との間で切り換え可能な第1クロック式素子と、
前記クロック信号および前記第2同期信号を受信するために接続され、前記クロック信号により前記第2同期信号における状態変化に応じて、それにより生成された第3同期信号の論理状態が変えられるように動作する応答状態と、前記第3同期信号における状態変化が起こらない非応答状態との間で切り換え可能な第2クロック式素子とを備え、
前記クロック信号が第1の論理状態を持つとき、前記第1クロック式素子が非応答状態を有し、且つ、前記第2クロック式素子が応答状態を有し、そして、前記クロック信号が第2の論理状態を持つとき、前記第1クロック式素子が応答状態を有し、且つ、前記第2クロック式素子が非応答状態を持つことを特徴とする信号発生回路。
【0142】
(付記2) 付記1に記載の信号発生回路において、前記クロック信号が交番の第1および第2クロックエッジを有し、該各第1クロックエッジで前記第2の論理状態から前記第1の論理状態に変化し、該各第2クロックエッジで前記第1の論理状態から前記第2の論理状態に変化し、そして、前記第1クロック式素子のスイッチング時間が、各第2クロックエッジと後続の第1クロックエッジとの間隔よりも短く、前記第2クロック式素子のスイッチング時間が、各第1クロックエッジと後続の第2クロックエッジとの間隔よりも短いことを特徴とする信号発生回路。
【0143】
(付記3) 付記1または2に記載の信号発生回路において、前記第1および第2クロック式素子の各々がトランスペアレントラッチ素子またはハーフラッチ素子であることを特徴とする信号発生回路。
【0144】
(付記4) 付記1〜3のいずれか1項に記載の信号発生回路において、前記第1同期信号の前記状態変化が、第1クロックエッジと後続の第2クロックエッジとの間、または、第2クロックエッジと後続の第1クロックエッジとの間に生じるのを許すことを特徴とする信号発生回路。
【0145】
(付記5) 付記1〜4のいずれか1項に記載の信号発生回路において、さらに、前記クロック信号および該クロック信号と同期で自らの論理状態を変えることのできる入力信号を受信するために接続され、該入力信号における状態変化に続いて、前記クロック信号と同期で前記第1同期信号に同様の状態変化を引き起こすように動作可能な入力回路を備えることを特徴とする信号発生回路。
【0146】
(付記6) 付記5に記載の信号発生回路において、前記第1同期信号が、前記入力回路の中の更なるクロック式素子によって生成され、該更なるクロック式素子のスイッチング時間が前記第1および第2クロック式素子のスイッチング時間よりも長いことを特徴とする信号発生回路。
【0147】
(付記7) 付記6に記載の信号発生回路において、前記更なるクロック式素子のスイッチング時間が前記間隔の1つまたは各々よりも長いことを特徴とする信号発生回路。
【0148】
(付記8) 付記6または7に記載の信号発生回路において、前記更なるクロック式素子がマスタ/スレーブラッチ素子または全ラッチ素子であることを特徴とする信号発生回路。
【0149】
(付記9) 付記6〜8のいずれか1項に記載の信号発生回路において、前記更なるクロック式素子が、前記入力信号が加えられるリセット入力、所定の論理状態を持つ信号が加えられるデータ入力および前記第1同期信号が生成されるデータ出力を有し、これによって、前記更なるクロック式素子が前記入力信号の状態変化によってリセット状態から解放された後に前記第1同期信号の状態変化が起こることを特徴とする信号発生回路。
【0150】
(付記10) 付記1〜9のいずれか1項に記載の信号発生回路において、さらに、前記クロック信号および前記第3同期信号を受信するために接続され、前記クロック信号により、該第3同期信号における状態変化に応じて、それにより生成された第4の同期信号の論理状態が変えられるように動作可能な応答状態と、該第4の同期信号における状態変化が起こらない非応答状態の間で切り換え可能な第3クロック式素子を備え、
該第3クロック式素子が、前記クロック信号が前記第2の論理状態を持つときに応答状態を有し、前記クロック信号が前記第1の論理状態を持つときに非応答状態を持つことを特徴とする信号発生回路。
【0151】
(付記11) 一連の反復するN個のサイクル(N≧2)を実行することが可能なクロック復元回路であって、
それぞれシリアルデータストリームを受信するために接続され、該データの立上りエッジサンプルを取るために前記一連の反復するN個のサイクルの異なる1個の立上りエッジでトリガされるN個の立上りエッジラッチと、
それぞれ前記データストリームを受信するために接続され、該データの立下りエッジサンプルを取るために前記一連の反復するN個のサイクルの異なる1個の立下りエッジでトリガされるN個の立下りエッジラッチと、
前記データストリームからクロック信号が復元されるようにサンプルを処理するためのサンプル処理手段とを備えることを特徴とするクロック復元回路。
【0152】
(付記12) 付記11に記載のクロック復元回路において、
それぞれ前記一連の反復するN個のサイクルの対応するサイクルごとにアクティブ状態を有し、前記一連の反復する対応しないサイクルごとに非アクティブ状態を持つN個の出力信号を発生させるためのコントローラと、
それぞれ前記N個の出力信号の異なる1個を受信するための入力を有し、前記立上りエッジラッチの1つと立下りエッジラッチの1つを備え、さらに、付記10に記載の信号発生回路を有するイネーブル信号発生器を有するN個の処理回路とを持ち、前記第1同期信号が、前記処理回路により受信された出力信号によってもたらされ、前記第3および第4の同期信号の一方がイネーブル信号として該処理回路の立上りエッジラッチに加えられ、前記第3および第4の同期信号の他方がイネーブル信号としてこの処理回路の立下りエッジラッチに加えられることを特徴とするクロック復元回路。
【0153】
(付記13) 付記12に記載のクロック復元回路において、前記コントローラが、それぞれレジスタを介して循環式に転送される制御パターンの1ビットを記憶するためのN個の記憶素子を有する循環制御レジスタを備え、前記制御パターンの1ビットが第1の値を有し、他の各ビットが第2の値を有し、そして、前記各記憶素子が前記出力信号の1つを提供し、該記憶素子の中に記憶された制御パターンのビットが前記第1の値を有するときに前記出力信号がアクティブ状態を持ち、該記憶されたビットが前記第2の値を有するときに非アクティブ状態を持つことを特徴とするクロック復元回路。
【0154】
(付記14) 付記13に記載のクロック復元回路において、前記各記憶素子は、前記出力信号を生成するエッジトリガ式ラッチ素子を備えることを特徴とするクロック復元回路。
【0155】
(付記15) 所定のNビット制御パターンが循環制御レジスタを介して正しく循環していることを検証する該循環制御レジスタに接続するための検証回路であって、該レジスタが、それぞれ制御パターンの1ビットを記憶するためのN個の記憶素子を有し、該制御パターンの1ビットが第1の値を有し、他の各ビットが第2の値を有し、前記検証回路が、
前記レジスタの2個以上の連続する記憶素子の第1セットに実効的に接続され、該第1セットの記憶素子のいずれかが前記第1の値を有するときに第1の状態を持ち、また、該第1セットの記憶素子の全てが前記第2の値を有するときに第2の状態を持つ第1チェック信号を生成するための第1チェック手段と、
前記レジスタの2個以上の連続する記憶素子の第2セットを形成する残りの記憶素子に実効的に接続され、該第2セットの記憶素子のいずれかが前記第1の値を有するときに第1の状態を持ち、また、該第2セットの記憶素子の全てが前記第2の値を有するときに第2の状態を持つ第2チェック信号を生成するための前記第2チェック手段と、
前記第1および第2のチェック手段に接続され、前記第1および第2のチェック信号が同じ状態を持つときに前記制御パターンが不正であることを示す検出信号を生成する同一状態検出手段とを備えることを特徴とする検証回路。
【0156】
(付記16) 付記15に記載の検証回路において、前記第1の値が0であり、前記第2の値が1であり、且つ、前記各チェック手段が当該セットの記憶素子のそれぞれの記憶された値に基づいてAND演算またはNAND演算を実行することを特徴とする検証回路。
【0157】
(付記17) 付記15に記載の検証回路において、前記第1の値が1であり、前記第2の値が0であり、且つ、前記各チェック手段が当該セットの記憶素子のそれぞれの記憶された値に基づいてOR演算またはNOR演算を実行することを特徴とする検証回路。
【0158】
(付記18) 付記15〜17のいずれか1項に記載の検証回路において、前記同一状態検出手段が、前記第1および第2のチェック信号の状態が安定したとき、前記制御レジスタの循環動作の後に続く所定の検出時点で前記検出信号を生成するように動作することを特徴とする検証回路。
【0159】
(付記19) データの第1アイテムを連続的に受信し、該受信された第1アイテムから導出されたデータの第2アイテムを連続的に出力するためのデータ同期回路であって、該第1アイテムの1つは第1クロック信号の各サイクルにおいて受信され、該第2アイテムの1つは該第1クロック信号の周波数のN倍[Nは整数]の周波数を有する第2クロック信号の各サイクルにおいて出力され、該データ同期回路は、
第1クロック信号のサイクルにおいて、リセット信号がアクティブ状態から非アクティブ状態に変わるようにするためのリセット信号発生器と、
前記第2クロック信号と前記リセット信号を受信するために接続され、該リセット信号の前記非アクティブ状態への変化に従って、該第2クロック信号のパルスをカウントし、該第2クロック信号のNサイクル分の間隔で転送制御信号を生成することが可能なカウンタと、
前記転送制御信号と前記第2クロック信号を受信するために接続され、前記転送制御信号の連続する信号に応じてそれぞれの第1アイテムを受け入れ、該受け入れた第1アイテムから前記第2アイテムを導出し、該第2アイテムを第2クロック信号のサイクルごとに1つずつ出力することが可能なデータ変換器とを備えることを特徴とするデータ同期回路。
【0160】
(付記20) 付記19に記載のデータ同期回路において、前記データの第1アイテムがそれぞれNビットを有し、且つ、前記データの第2アイテムがそれぞれ単一ビットを有することを特徴とするデータ同期回路。
【0161】
(付記21) 付記19または20に記載のデータ同期回路において、前記データ変換器がパラレル/シリアル変換器であることを特徴とするデータ同期回路。
【0162】
(付記22) 付記19〜21のいずれか1項に記載のデータ同期回路において、
前記カウンタが、それぞれ連続的な第2クロック信号のサイクルにおいてその循環制御レジスタを介して循環式に転送されるNビットの制御パターンの1ビットを記憶するためのN個の記憶素子を有する循環制御レジスタを備え、該制御パターンの1ビットが第1の値を有し、他の各ビットが第2の値を有し、そして、前記記憶素子の所定の1個の中に記憶された制御パターンのビットが第1の値を有するたびに前記転送制御信号が生成されることを特徴とするデータ同期回路。
【0163】
(付記23) 付記19〜22のいずれか1項に記載のデータ同期回路において、前記リセット信号発生器が、前記第1および第2クロック信号の両方を受信するために接続され、該第1クロック信号の論理状態の予選択された変化を検出するように動作し、且つ、該検出の結果に応じて、前記リセット信号のアクティブ状態から非アクティブ状態への変化を前記第2クロック信号と同期して起こすように動作することを特徴とするデータ同期回路。
【0164】
(付記24) 付記19〜23のいずれか1項に記載のデータ同期回路において、前記リセット信号発生器が、
前記第1クロック信号および該第1クロック信号と同期して自らの論理状態を変えることのできる入力信号を受信するために接続され、該入力信号の状態変化に従って、検出信号の論理状態に変化を起こすように動作する第1同期回路と、前記第2クロック信号および前記検出信号を受信するために接続され、該検出信号の状態変化に従って、前記リセット信号を該第2クロック信号と同期してアクティブ状態から非アクティブ状態への変化を起こすように動作する第2同期回路とを備えることを特徴とするデータ同期回路。
【0165】
(付記25) 付記24に記載のデータ同期回路において、前記第1同期回路が、前記第1クロック信号が加えられるクロック入力、前記入力信号が加えられるリセット入力、所定の論理状態を持つ信号が加えられるデータ入力、および、前記検出信号が出力されるデータ出力を有するクロック式素子を備え、これにより前記第1同期回路の前記クロック式素子が前記入力信号の状態変化によってリセット状態から解放された後に前記検出信号の状態変化が起こることを特徴とするデータ同期回路。
【0166】
(付記26) 付記24または25に記載のデータ同期回路において、前記第2同期回路が、前記第2クロック信号が加えられるクロック入力、前記入力信号が加えられるリセット入力、前記検出信号が加えられるデータ入力、および、前記リセット信号が出力されるデータ出力を有するクロック式素子を備え、これにより前記第2同期回路のクロック式素子が前記入力信号の状態変化によってリセット状態から解放された後で、且つ、前記検出信号の状態変化の後に前記リセット信号の状態変化が起こることを特徴とするデータ同期回路。
【0167】
(付記27) 受信されたシリアルデータストリームをサンプリングするためのデータ復元回路であって、
同一の周波数を有するが位相において互いに間隔をあけた複数の候補クロック信号を受信するために接続され、前記候補クロック信号のうち前記受信されたシリアルデータストリームと位相が合致する1つを受信されたクロック信号として選択することが可能なクロック復元回路と、
前記候補クロック信号のうち前記復元クロック信号として選択された前記候補クロック信号と異なる他の1つをオフセットクロック信号として選択することが可能なオフセットクロック回路と、
前記オフセットクロック信号を使用して前記受信されたデータストリームをサンプリングすることが可能なデータサンプリング回路とを備えることを特徴とするデータ復元回路。
【0168】
(付記28) 付記27に記載のデータ復元回路において、前記オフセットクロック回路が、前記候補クロック信号のうち当該候補クロック信号を位相において先行する1つをオフセットクロック信号として選択するのが可能であることを特徴とするデータ復元回路。
【0169】
(付記29) 付記27または28に記載のデータ復元回路において、前記オフセットクロック回路が、オフセット制御信号を受信するために接続され、前記候補クロック信号の更なる1つを受信されたオフセット制御信号に応じて選択するのが可能であることを特徴とするデータ復元回路。
【0170】
(付記30) 付記29に記載のデータ復元回路において、前記オフセット制御信号が、ユーザー調整可能な制御信号であることを特徴とするデータ復元回路。
【0171】
(付記31) 付記29または30に記載のデータ復元回路において、前記クロック復元回路が、前記復元クロック信号として選択された前記候補クロック信号を指定するために第1選択信号を発生し、且つ、前記オフセットクロック回路が、該第1選択信号と前記オフセット制御信号に基づいて、前記オフセットクロック信号として選択された前記更なる候補クロック信号を指定するために第2選択信号を発生することを特徴とするデータ復元回路。
【0172】
(付記32) 付記31に記載のデータ復元回路において、前記第1および第2選択信号の一方またはそれぞれがグレイコード信号であることを特徴とするデータ復元回路。
【0173】
(付記33) 付記31または32に記載のデータ復元回路において、前記オフセットクロック回路が、前記第2選択信号を生成するために前記第1選択信号に前記オフセット制御信号を加算するモジュロ−N加算器を備え、ここで、Nが前記複数のうちの候補クロック信号の数であることを特徴とするデータ復元回路。
【0174】
(付記34) 付記27〜33のいずれか1項に記載のデータ復元回路において、前記複数の候補クロック信号のいずれか2つの間の最大絶対位相差が180゜であることを特徴とするデータ復元回路。
【0175】
(付記35) 付記27〜34のいずれか1項に記載のデータ復元回路において、前記複数の候補クロック信号は、ある1つの候補クロック信号とその次の候補クロック信号が実質的に等しい位相だけ間隔が開けられていることを特徴とするデータ復元回路。
【0176】
(付記36) 付記35に記載のデータ復元回路において、前記複数の候補クロック信号の最後の1つが、当該複数の候補クロック信号の互いに隣接するそれぞれ対をなす2つの候補クロック信号が位相において互いに開いている間隔と実質的に同じ大きさだけ、該複数の候補クロック信号の最初の1つと位相が異なることを特徴とするデータ復元回路。
【0177】
(付記37) 付記27〜36のいずれか1項に記載のデータ復元回路において、さらに、多相クロック信号発生器を備え、該多相クロック信号発生器は、
前記シリアルデータストリームのデータ速度に等しいか或いは近い周波数を有する基準クロック信号を受信するために接続され、そこから前記候補クロック信号が導出される一連の個別遅延ステージを有する遅延線と、
前記一連の遅延ステージによって加えられた遅延全体が前記基準クロック信号の1サイクル分の持続時間にほぼ等しくなるように制御するための遅延調整回路とを含むことを特徴とするデータ復元回路。
【0178】
(付記38) 付記37に記載のデータ復元回路において、前記遅延調整回路が、前記一連の遅延ステージの最初のステージの入力に加えられた第1の位相比較信号と、該一連の遅延ステージの最後のステージの出力で生成された第2の位相比較信号を受信し、且つ、前記第1および第2の位相比較信号が実質的に同じ周波数で維持され、該第2位相比較信号のトランジションが該第1位相比較信号の対応するトランジションと実質的に整合された状態で維持されるように、前記遅延全体を制御するのが可能であることを特徴とするデータ復元回路。
【0179】
(付記39) 付記37または38に記載のデータ復元回路において、前記一連の遅延ステージの数が前記複数の候補クロック信号の数よりも少なく、前記多相クロック信号発生器がさらに前記一連の遅延ステージによって生成された複数の基本位相信号を受信するために接続され、該基本位相信号のそれぞれの位相の間の位相を有する複数の補間位相信号を生成可能な位相インターポレータを含むことを特徴とするデータ復元回路。
【0180】
(付記40) 付記27〜39のいずれか1項に記載のデータ復元回路において、該クロック復元回路が、前記受信されたシリアルデータストリームと前記復元クロック信号として現に選択された候補クロック信号のそれぞれの位相を比較し、該比較結果に基づいて前記複数の候補クロック信号の中から次の候補クロック信号を選択するのが可能であることを特徴とするデータ復元回路。
【0181】
(付記41) 付記27〜40のいずれか1項に記載のデータ復元回路において、該クロック復元回路が、ディジタルフェーズロックループ回路を備えることを特徴とするデータ復元回路。
【0182】
(付記42) 付記13または14に記載のクロック復元回路において、さらに、前記制御パターンがこれを経由して正しく循環していることを検証するために前記コントローラの循環制御レジスタに接続された付記15〜18のいずれか1項に記載の検証回路を備えることを特徴とするクロック復元回路。
【0183】
(付記43) 該付記22に付加されるものとして読まれたときの付記22または付記23〜26のいずれか1項に記載のデータ同期回路であって、さらに、前記カウンタの前記循環制御レジスタに接続され、前記制御パターンが該循環制御レジスタを経由して正しく循環していることを検証するために、付記15〜18のいずれか1項に記載の検証回路を備えることを特徴とするデータ同期回路。
【0184】
【発明の効果】
以上、詳述したように、本発明によれば、技術的限界に近い非常に高い周波数においても、PVT変動およびレイアウト変動等に関わらず、シリアルデータストリームからクロック信号を復元することができ、正確な高速データ転送を可能とすることができる。
【図面の簡単な説明】
【図1】クロック復元回路での使用に向けて以前考慮された信号発生回路の一例を示す図である。
【図2】図1の回路の使用時に発生する波形を示すタイミング図である。
【図3】本発明の第1の形態を具現する信号発生回路を示す図である。
【図4】図3の回路の使用時に発生する波形を示すタイミング図である。
【図5】図3の回路の使用時に発生する波形を示すタイミング図である。
【図6】本発明の第2の形態を具現するクロック復元回路の各部を示す図である。
【図7】図6の回路における循環制御レジスタの可能な一実現形態を示す回路図である。
【図8】図6の回路におけるイネーブル信号発生器の可能な一実現形態を示す回路図である。
【図9】図6の回路における立上りエッジラッチの可能な一実現形態を示す回路図である。
【図10】図6の回路における立下りエッジラッチの可能な一実現形態を示す回路図である。
【図11】図6の回路の使用時に発生する波形を示すタイミング図(その1)である。
【図12】図6の回路の使用時に発生する波形を示すタイミング図(その2)である。
【図13】本発明の第3の形態を具現する検証回路を示す図である。
【図14】以前考慮されたデータ同期回路の一例を示す図である。
【図15】図14の回路の使用時に発生する波形を示すタイミング図である。
【図16】本発明の第4の形態を具現するデータ同期回路の各部を示す図である。
【図17】図15の回路におけるリセット信号発生器の可能な一実現形態を示す回路図である。
【図18】図16の回路におけるカウンタの可能な一実現形態を示す図である。
【図19】図16の回路の使用時に発生する波形を示すタイミング図である。
【図20】図16の回路におけるデータ変換器の可能な一実現形態を示す回路図である。
【図21】データ復元回路の動作に使用されるタイミング図である。
【図22】本発明の第5の形態を具現するデータ復元回路の各部を示す図である。
【符号の説明】
10…信号発生回路
12,52,62,110…第1ラッチ素子
14,54,64,112…第2ラッチ素子
22,56,66,114…第3ラッチ素子
24,116…第4ラッチ素子
30…クロック復元回路
32,120…循環制御レジスタ
340,341,342,343…記憶素子
360,361,362,363…処理回路
38…イネーブル信号発生器
40…立上りエッジラッチ
42…立下りエッジラッチ
52…イネーブル信号発生器
58…第4ラッチ素子
80…検証回路
82,84…NANDゲート
86…等価(排他的OR)ゲート
88…フリップフロップ
90,100…データ同期回路
92…第1のマスタ/スレーブラッチ素子
94…第2のマスタ/スレーブラッチ素子
96…シフトレジスタ
102…リセット信号発生器
104…カウンタ
106…データ変換器
1181…第1同期回路
1182…第2同期回路
1220〜1227…記憶素子
1300〜1307…マルチプレクサ素子
150…データアイ
152…クロック信号
154…オフセットクロック信号
160…データ復元回路
170…多相クロック信号発生器
172…遅延線
174,182…位相検出器
176…チャージポンプ電圧レギュレータ
178…位相インターポレータ
180…ディジタルフェーズロックループ(DPLL)回路
184…ループフィルタ
186…選択コントローラ
190…第1マルチプレクサ素子
200…第2マルチプレクサ素子
210…データラッチ素子
220…加算器
Claims (10)
- クロック信号および該クロック信号と同期で自らの論理状態を変えることのできる第1同期信号を受信するために接続され、前記クロック信号により前記第1同期信号における状態変化に応じて、それにより生成された第2同期信号の論理状態が変えられるように動作する応答状態と、前記第2同期信号における状態変化が起こらない非応答状態との間で切り換え可能な第1クロック式素子と、
前記クロック信号および前記第2同期信号を受信するために接続され、前記クロック信号により前記第2同期信号における状態変化に応じて、それにより生成された第3同期信号の論理状態が変えられるように動作する応答状態と、前記第3同期信号における状態変化が起こらない非応答状態との間で切り換え可能な第2クロック式素子とを備え、
前記クロック信号が第1の論理状態を持つとき、前記第1クロック式素子が非応答状態を有し、且つ、前記第2クロック式素子が応答状態を有し、そして、前記クロック信号が第2の論理状態を持つとき、前記第1クロック式素子が応答状態を有し、且つ、前記第2クロック式素子が非応答状態を有することを特徴とする信号発生回路。 - 請求項1に記載の信号発生回路において、前記クロック信号が交番の第1および第2クロックエッジを有し、該各第1クロックエッジで前記第2の論理状態から前記第1の論理状態に変化し、該各第2クロックエッジで前記第1の論理状態から前記第2の論理状態に変化し、そして、前記第1クロック式素子のスイッチング時間が、各第2クロックエッジと後続の第1クロックエッジとの間隔よりも短く、前記第2クロック式素子のスイッチング時間が、各第1クロックエッジと後続の第2クロックエッジとの間隔よりも短いことを特徴とする信号発生回路。
- 請求項1または2に記載の信号発生回路において、前記第1および第2クロック式素子の各々がトランスペアレントラッチ素子またはハーフラッチ素子であることを特徴とする信号発生回路。
- 請求項1〜3のいずれか1項に記載の信号発生回路において、前記第1同期信号の前記状態変化が、第1クロックエッジと後続の第2クロックエッジとの間、または、第2クロックエッジと後続の第1クロックエッジとの間に生じるのを許すことを特徴とする信号発生回路。
- 請求項1〜4のいずれか1項に記載の信号発生回路において、さらに、前記クロック信号および該クロック信号と同期で自らの論理状態を変えることのできる入力信号を受信するために接続され、該入力信号における状態変化に続いて、前記クロック信号と同期で前記第1同期信号に同様の状態変化を引き起こすように動作可能な入力回路を備えることを特徴とする信号発生回路。
- 請求項5に記載の信号発生回路において、前記第1同期信号が、前記入力回路の中の更なるクロック式素子によって生成され、該更なるクロック式素子のスイッチング時間が前記第1および第2クロック式素子のスイッチング時間よりも長いことを特徴とする信号発生回路。
- 請求項6に記載の信号発生回路において、前記更なるクロック式素子のスイッチング時間が前記間隔の1つまたは各々よりも長いことを特徴とする信号発生回路。
- 請求項6または7に記載の信号発生回路において、前記更なるクロック式素子がマスタ/スレーブラッチ素子または全ラッチ素子であることを特徴とする信号発生回路。
- 請求項6〜8のいずれか1項に記載の信号発生回路において、前記更なるクロック式素子が、前記入力信号が加えられるリセット入力、所定の論理状態を持つ信号が加えられるデータ入力および前記第1同期信号が生成されるデータ出力を有し、これによって、前記更なるクロック式素子が前記入力信号の状態変化によってリセット状態から解放された後に前記第1同期信号の状態変化が起こることを特徴とする信号発生回路。
- 請求項1〜9のいずれか1項に記載の信号発生回路において、さら に、前記クロック信号および前記第3同期信号を受信するために接続され、前記クロック信号により、該第3同期信号における状態変化に応じて、それにより生成された第4の同期信号の論理状態が変えられるように動作可能な応答状態と、該第4の同期信号における状態変化が起こらない非応答状態の間で切り換え可能な第3クロック式素子を備え、
該第3クロック式素子が、前記クロック信号が前記第2の論理状態を持つときに応答状態を有し、前記クロック信号が前記第1の論理状態を持つときに非応答状態を有することを特徴とする信号発生回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB0029762A GB2369974B (en) | 2000-12-06 | 2000-12-06 | Processing high-speed digital signals |
GB0029762:2 | 2000-12-06 |
Related Child Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007113492A Division JP4515482B2 (ja) | 2000-12-06 | 2007-04-23 | データ同期回路 |
JP2007113463A Division JP4940006B2 (ja) | 2000-12-06 | 2007-04-23 | クロック復元回路 |
JP2007113525A Division JP4940007B2 (ja) | 2000-12-06 | 2007-04-23 | データ復元回路 |
JP2007113474A Division JP4411333B2 (ja) | 2000-12-06 | 2007-04-23 | 検証回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002281007A JP2002281007A (ja) | 2002-09-27 |
JP3974390B2 true JP3974390B2 (ja) | 2007-09-12 |
Family
ID=9904563
Family Applications (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001372727A Expired - Fee Related JP3974390B2 (ja) | 2000-12-06 | 2001-12-06 | 信号発生回路 |
JP2007113525A Expired - Fee Related JP4940007B2 (ja) | 2000-12-06 | 2007-04-23 | データ復元回路 |
JP2007113474A Expired - Fee Related JP4411333B2 (ja) | 2000-12-06 | 2007-04-23 | 検証回路 |
JP2007113492A Expired - Fee Related JP4515482B2 (ja) | 2000-12-06 | 2007-04-23 | データ同期回路 |
JP2007113463A Expired - Fee Related JP4940006B2 (ja) | 2000-12-06 | 2007-04-23 | クロック復元回路 |
Family Applications After (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007113525A Expired - Fee Related JP4940007B2 (ja) | 2000-12-06 | 2007-04-23 | データ復元回路 |
JP2007113474A Expired - Fee Related JP4411333B2 (ja) | 2000-12-06 | 2007-04-23 | 検証回路 |
JP2007113492A Expired - Fee Related JP4515482B2 (ja) | 2000-12-06 | 2007-04-23 | データ同期回路 |
JP2007113463A Expired - Fee Related JP4940006B2 (ja) | 2000-12-06 | 2007-04-23 | クロック復元回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7187738B2 (ja) |
JP (5) | JP3974390B2 (ja) |
DE (4) | DE10157786B4 (ja) |
GB (5) | GB2397734B (ja) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6760772B2 (en) * | 2000-12-15 | 2004-07-06 | Qualcomm, Inc. | Generating and implementing a communication protocol and interface for high data rate signal transfer |
US8812706B1 (en) * | 2001-09-06 | 2014-08-19 | Qualcomm Incorporated | Method and apparatus for compensating for mismatched delays in signals of a mobile display interface (MDDI) system |
US6990162B2 (en) * | 2002-01-07 | 2006-01-24 | Vitesse Semiconductor Corporation | Scalable clock distribution for multiple CRU on the same chip |
US7254203B2 (en) * | 2002-10-08 | 2007-08-07 | Credence Systems Corporation | Method and apparatus for use of high sampling frequency A/D converters for low frequency sampling |
ES2357234T3 (es) * | 2003-06-02 | 2011-04-20 | Qualcomm Incorporated | Generación e implementación de un protocolo y una interfaz de señales para velocidades de transferencia de datos elevadas. |
US7636411B2 (en) * | 2003-06-30 | 2009-12-22 | Intel Corporation | I/O link with configurable forwarded and derived clocks |
AU2004300958A1 (en) * | 2003-08-13 | 2005-02-24 | Qualcomm, Incorporated | A signal interface for higher data rates |
CN101764804A (zh) * | 2003-09-10 | 2010-06-30 | 高通股份有限公司 | 高数据速率接口 |
RU2371872C2 (ru) * | 2003-10-15 | 2009-10-27 | Квэлкомм Инкорпорейтед | Интерфейс с высокой скоростью передачи данных |
EP1692842A1 (en) * | 2003-10-29 | 2006-08-23 | Qualcomm Incorporated | High data rate interface |
EP2242231A1 (en) * | 2003-11-12 | 2010-10-20 | Qualcomm Incorporated | High data rate interface with improved link control |
CN101053232A (zh) * | 2003-11-25 | 2007-10-10 | 高通股份有限公司 | 具有改进链路同步的高数据速率接口 |
WO2005057881A1 (en) * | 2003-12-08 | 2005-06-23 | Qualcomm Incorporated | High data rate interface with improved link synchronization |
US7246018B1 (en) * | 2003-12-22 | 2007-07-17 | Marvell International Ltd. | Interpolator testing circuit |
CA2775784A1 (en) | 2004-03-10 | 2005-09-22 | Qualcomm Incorporated | High data rate interface apparatus and method |
RU2355121C2 (ru) * | 2004-03-17 | 2009-05-10 | Квэлкомм Инкорпорейтед | Устройство и способ интерфейса с высокой скоростью передачи данных |
JP5032301B2 (ja) * | 2004-03-24 | 2012-09-26 | クゥアルコム・インコーポレイテッド | 高データレートインターフェース装置および方法 |
DE102004044785A1 (de) * | 2004-04-10 | 2005-10-27 | Leica Microsystems Semiconductor Gmbh | Vorrichtung und Verfahren zur Bestimmung von Positionierkoordinaten für Halbleitersubstrate |
US20050265487A1 (en) * | 2004-05-27 | 2005-12-01 | Xyratex Technology Limited | Method of sampling data and a circuit for sampling data |
EP1978692B1 (en) * | 2004-06-04 | 2011-07-27 | QUALCOMM Incorporated | High data rate interface apparatus and method |
US8650304B2 (en) * | 2004-06-04 | 2014-02-11 | Qualcomm Incorporated | Determining a pre skew and post skew calibration data rate in a mobile display digital interface (MDDI) communication system |
US8539119B2 (en) * | 2004-11-24 | 2013-09-17 | Qualcomm Incorporated | Methods and apparatus for exchanging messages having a digital data interface device message format |
US8873584B2 (en) * | 2004-11-24 | 2014-10-28 | Qualcomm Incorporated | Digital data interface device |
US8723705B2 (en) * | 2004-11-24 | 2014-05-13 | Qualcomm Incorporated | Low output skew double data rate serial encoder |
US8667363B2 (en) | 2004-11-24 | 2014-03-04 | Qualcomm Incorporated | Systems and methods for implementing cyclic redundancy checks |
US20060161691A1 (en) * | 2004-11-24 | 2006-07-20 | Behnam Katibian | Methods and systems for synchronous execution of commands across a communication link |
US8692838B2 (en) * | 2004-11-24 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for updating a buffer |
EP2503719A3 (en) * | 2004-11-24 | 2012-10-24 | Qualcomm Incorporated | Methods and systems for updating a buffer |
US8699330B2 (en) | 2004-11-24 | 2014-04-15 | Qualcomm Incorporated | Systems and methods for digital data transmission rate control |
US7366966B2 (en) * | 2005-10-11 | 2008-04-29 | Micron Technology, Inc. | System and method for varying test signal durations and assert times for testing memory devices |
US8730069B2 (en) * | 2005-11-23 | 2014-05-20 | Qualcomm Incorporated | Double data rate serial encoder |
US8692839B2 (en) * | 2005-11-23 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for updating a buffer |
US7653758B2 (en) * | 2006-10-19 | 2010-01-26 | Texas Instruments Deutschalnd Gmbh | Memory system with memory controller and board comprising a digital buffer wherein input/output data and clock signals are applied in parallel |
ATE479927T1 (de) * | 2006-11-01 | 2010-09-15 | Abb Research Ltd | Simulator-anwendungsmethode für ein kommunikationssystem |
DE102007006374B3 (de) * | 2007-02-08 | 2008-08-28 | Texas Instruments Deutschland Gmbh | Digitaler Datenbuffer |
JP2009088793A (ja) * | 2007-09-28 | 2009-04-23 | Fujitsu Ltd | 同期用システム、同期信号送信装置、クロック供給装置、及び同期方法 |
KR20110095913A (ko) * | 2009-01-28 | 2011-08-25 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
JP5915105B2 (ja) * | 2011-11-14 | 2016-05-11 | 株式会社ソシオネクスト | データ転送システム、受信回路、及び受信方法 |
KR102014074B1 (ko) * | 2012-12-10 | 2019-10-21 | 삼성전자 주식회사 | 데이터 처리 장치 및 방법 |
CN108199711A (zh) * | 2017-12-28 | 2018-06-22 | 湖南国科微电子股份有限公司 | 一种可扩展的多相位时钟产生***及方法 |
US10892775B1 (en) * | 2019-12-03 | 2021-01-12 | Samsung Electronics Co., Ltd | Transmitting system, apparatus and method for unifying parallel interfaces |
US11962306B2 (en) * | 2021-06-29 | 2024-04-16 | Nvidia Corporation | Clock anomaly detection |
CN116137535B (zh) * | 2023-02-09 | 2023-08-29 | 上海奎芯集成电路设计有限公司 | 并串转换电路及并串转换时钟信号的生成方法 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3631464A (en) * | 1969-03-21 | 1971-12-28 | Singer General Precision | Digital parallel to serial converter |
DE3005396C2 (de) * | 1980-02-13 | 1981-10-29 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur Gewinnung eines taktgebundenen Signals |
EP0054322B1 (en) * | 1980-12-12 | 1985-07-03 | Philips Electronics Uk Limited | Phase sensitive detector |
US4696019A (en) * | 1984-09-19 | 1987-09-22 | United Technologies Corporation | Multi-channel clock synchronizer |
GB8501143D0 (en) * | 1985-01-17 | 1985-02-20 | Plessey Co Plc | Integrated circuits |
US5004933A (en) * | 1986-06-02 | 1991-04-02 | Tektronix, Inc. | Phase-selectable flip-flop |
US4821297A (en) * | 1987-11-19 | 1989-04-11 | American Telephone And Telegraph Company, At&T Bell Laboratories | Digital phase locked loop clock recovery scheme |
JPH01309447A (ja) * | 1988-06-07 | 1989-12-13 | Seiko Instr Inc | 単線同期式通信方式 |
US4935942A (en) * | 1989-03-16 | 1990-06-19 | Western Digital Corporation | Data sampling architecture |
DE3913395A1 (de) * | 1989-04-24 | 1990-10-25 | Grundig Emv | Digitale filterlogik |
CA2001266C (en) * | 1989-10-23 | 1996-08-06 | John Robert Long | Digital phase aligner and method for its operation |
US5224070A (en) * | 1991-12-11 | 1993-06-29 | Intel Corporation | Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory |
FR2692695B1 (fr) * | 1992-06-23 | 1994-08-26 | Thomson Csf | Procédé et dispositif d'auto-test, de microprocesseur. |
PL173603B1 (pl) * | 1992-12-23 | 1998-03-31 | Comstream Corp | Sposób i urządzenie do przesuwania fazy przebiegu okresowego |
US5509037A (en) * | 1993-12-01 | 1996-04-16 | Dsc Communications Corporation | Data phase alignment circuitry |
US5535343A (en) * | 1994-03-07 | 1996-07-09 | Intel Corporation | Method and apparatus for generating write signals |
US5539784A (en) * | 1994-09-30 | 1996-07-23 | At&T Corp. | Refined timing recovery circuit |
JP3515197B2 (ja) * | 1994-12-05 | 2004-04-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置と情報処理システム |
JPH08202528A (ja) * | 1995-01-30 | 1996-08-09 | Mitsubishi Denki Semiconductor Software Kk | マイクロコンピュータ |
US6140946A (en) * | 1997-11-07 | 2000-10-31 | International Business Machines Corporation | Asynchronous serialization/deserialization system and method |
GB9805480D0 (en) * | 1998-03-13 | 1998-05-13 | Texas Instruments Ltd | Signal synchroniser |
US6035409A (en) * | 1998-05-18 | 2000-03-07 | National Semiconductor Corporation | 1000 mb phase picker clock recovery architecture using interleaved phase detectors |
DE19946764C2 (de) * | 1999-09-29 | 2003-09-04 | Siemens Ag | Digitaler Phasenregelkreis |
US6668335B1 (en) * | 2000-08-31 | 2003-12-23 | Hewlett-Packard Company, L.P. | System for recovering data in a multiprocessor system comprising a conduction path for each bit between processors where the paths are grouped into separate bundles and routed along different paths |
-
2000
- 2000-12-06 GB GB0409820A patent/GB2397734B/en not_active Expired - Fee Related
- 2000-12-06 GB GB0409816A patent/GB2397733B/en not_active Expired - Fee Related
- 2000-12-06 GB GB0413959A patent/GB2399264B/en not_active Expired - Fee Related
- 2000-12-06 GB GB0409819A patent/GB2397675B/en not_active Expired - Fee Related
- 2000-12-06 GB GB0029762A patent/GB2369974B/en not_active Expired - Fee Related
-
2001
- 2001-11-27 DE DE10157786A patent/DE10157786B4/de not_active Expired - Fee Related
- 2001-11-27 DE DE10164915A patent/DE10164915B4/de not_active Expired - Fee Related
- 2001-11-27 DE DE10164916A patent/DE10164916B4/de not_active Expired - Fee Related
- 2001-11-27 DE DE10164914A patent/DE10164914B4/de not_active Expired - Fee Related
- 2001-12-04 US US10/000,036 patent/US7187738B2/en not_active Expired - Lifetime
- 2001-12-06 JP JP2001372727A patent/JP3974390B2/ja not_active Expired - Fee Related
-
2007
- 2007-04-23 JP JP2007113525A patent/JP4940007B2/ja not_active Expired - Fee Related
- 2007-04-23 JP JP2007113474A patent/JP4411333B2/ja not_active Expired - Fee Related
- 2007-04-23 JP JP2007113492A patent/JP4515482B2/ja not_active Expired - Fee Related
- 2007-04-23 JP JP2007113463A patent/JP4940006B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB0409820D0 (en) | 2004-06-09 |
DE10157786A1 (de) | 2002-07-18 |
GB2399264B (en) | 2005-02-09 |
US20020067787A1 (en) | 2002-06-06 |
US7187738B2 (en) | 2007-03-06 |
DE10164914B4 (de) | 2010-03-04 |
JP2007221828A (ja) | 2007-08-30 |
GB2397675B (en) | 2004-09-29 |
JP4411333B2 (ja) | 2010-02-10 |
DE10164915B4 (de) | 2013-10-31 |
GB0409819D0 (en) | 2004-06-09 |
JP2007195256A (ja) | 2007-08-02 |
GB0409816D0 (en) | 2004-06-09 |
JP4940006B2 (ja) | 2012-05-30 |
GB2369974B (en) | 2004-08-11 |
DE10164916B4 (de) | 2009-10-08 |
GB2397675A (en) | 2004-07-28 |
GB2399264A (en) | 2004-09-08 |
GB2397733A (en) | 2004-07-28 |
GB0413959D0 (en) | 2004-07-28 |
GB2397734A (en) | 2004-07-28 |
JP2007251982A (ja) | 2007-09-27 |
JP2007274706A (ja) | 2007-10-18 |
GB2397734B (en) | 2004-09-29 |
GB2397733B (en) | 2004-10-06 |
DE10157786B4 (de) | 2005-11-10 |
JP4515482B2 (ja) | 2010-07-28 |
JP4940007B2 (ja) | 2012-05-30 |
GB0029762D0 (en) | 2001-01-17 |
GB2369974A (en) | 2002-06-12 |
JP2002281007A (ja) | 2002-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3974390B2 (ja) | 信号発生回路 | |
KR0153952B1 (ko) | 고속 디지털 데이터 리타이밍 장치 | |
JP4850473B2 (ja) | デジタル位相検出器 | |
US7138837B2 (en) | Digital phase locked loop circuitry and methods | |
JPS60227541A (ja) | ディジタルpll回路 | |
US20120063556A1 (en) | Techniques for Varying a Periodic Signal Based on Changes in a Data Rate | |
US20020109495A1 (en) | Delay lock loop with wide frequency range capability | |
US8798223B2 (en) | Clock and data recovery unit without an external reference clock | |
US8483344B2 (en) | Fast lock serializer-deserializer (SERDES) architecture | |
US5689530A (en) | Data recovery circuit with large retime margin | |
US5455840A (en) | Method of compensating a phase of a system clock in an information processing system, apparatus employing the same and system clock generator | |
JP3649194B2 (ja) | Pll回路および光通信受信装置 | |
US6795514B2 (en) | Integrated data clock extractor | |
US5592515A (en) | Fully digital data separator and frequency multiplier | |
JP2002198808A (ja) | Pll回路および光通信受信装置 | |
US5550878A (en) | Phase comparator | |
US5592519A (en) | Dual frequency clock recovery using common multitap line | |
JPH0856154A (ja) | 伝送装置 | |
US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
JP2002198807A (ja) | Pll回路および光通信受信装置 | |
KR20050058918A (ko) | 위상 보간 스텝의 크기를 선택적으로 변경시키는 dll | |
JP3994545B2 (ja) | データ受信装置 | |
JP2520560B2 (ja) | 位相比較回路 | |
JP3561657B2 (ja) | 可変分周装置 | |
JP4000472B2 (ja) | 位相比較器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041026 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070423 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070614 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3974390 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140622 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |