JP3755663B2 - 半導体集積回路 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、ＤＬＬ（ディレイロックドループ）用の位相比較回路を含む半導体集積回路に関し、特に、シリアル伝送されるディジタル信号の復調に用いられる多相クロック信号を発生する機能を有するＤＬＬ用の位相比較回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
近年の高速シリアル伝送データの受信回路においては、受信データの復調に際し、シリアル化された１キャラクタのデータに含まれるシンボルビット数と同じかそれ以上の数の多相クロック信号を用いてシリアルデータをサンプリングする方式が一般に採用されている。これらの多相クロック信号は、シリアル化された１キャラクタのデータに対応して伝送される伝送クロック信号に同期し、シリアル化された１キャラクタのデータに含まれるシンボルビットの間隔に対応する等間隔の位相差を有する必要がある。
【０００３】
このような受信回路においては、等間隔の位相差を有する多相クロック信号を発生する為に、電圧制御発振器と位相比較回路とを組み合わせたＰＬＬ（フェーズロックドループ）や、電圧制御遅延素子と位相比較回路とを組み合わせたＤＬＬ（ディレイロックドループ）が用いられている。
【０００４】
現実の高速シリアルディジタル伝送においては、送信回路における電源電圧の変動や伝送線路への外乱等により、シリアル伝送データおよび伝送クロック信号に、ジッターと呼ばれる短い周期の周波数変動が発生する。高速シリアルディジタル伝送信号の受信回路においては、受信データのサンプリングに用いる多相クロック信号を、このジッターによる周波数変動に追随させる必要がある。一般に、ＤＬＬを用いた受信回路は、伝送クロック信号のジッターによって生じる周波数変動への追随性が良いことから、高速シリアルディジタル伝送信号の受信回路において多相クロック信号を発生するために望ましい回路方式である。
【０００５】
ＤＬＬを用いた受信回路においては、ＤＬＬを構成する位相比較回路の回路方式とその性能とによって決定されるＤＬＬ全体の位相検出特性が、シリアル伝送データに対する多相クロック信号の位相誤差を決定することになる。そのため、高速シリアルディジタル伝送の受信回路に適用されるＤＬＬ用の位相比較回路には、高精度の位相検出特性が得られる回路方式が求められる。
【０００６】
通常、位相比較回路は、基準クロック信号と比較クロック信号の２つの入力クロック信号の位相を比較し、基準クロック信号に対して比較クロック信号の位相が進んでいるか遅れているかを判断する。また、位相比較回路は、入力クロック信号間の位相差を、（ｎ−１）πよりも大きく（ｎ＋１）πよりも小さい範囲（ここで、ｎは自然数）、又は、２（ｎ−１）πよりも大きく２（ｎ＋１）πよりも小さい範囲で検出するように動作するのが一般的であり、入力クロック信号間の位相差に比例した制御電圧を発生することにより電圧制御遅延素子に負帰還をかけて系を制御する。この系は、入力クロック信号間の位相差がちょうど２ｎπのときに位相比較回路から出力される制御電圧が基準値（例えば、０Ｖ）となって安定するように設計され、入力クロック信号間の位相差が２ｎπとなって系が安定するときにＤＬＬがロックしたという。
【０００７】
例えば、高速シリアルディジタル伝送において、シリアル化された１キャラクタのデータがＮ個のシンボルビットを含む場合に、シリアル伝送データを受信する受信回路は、第１番目〜第（Ｎ＋１）番目のクロック信号を含む多相クロック信号を発生する。ここで、第１番目のクロック信号と第（Ｎ＋１）番目のクロック信号とは、理想的には２πの位相差を有する。従って、実質的に異なる位相を有するクロック信号の数はＮ個であり、これらのクロック信号をＮ相クロック信号という。
【０００８】
ＤＬＬを用いた受信回路においては、第１番目のクロック信号の位相と第（Ｎ＋１）番目のクロック信号の位相とを比較することにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／Ｎ倍となってロックするように、多相クロック信号の遅延時間が制御される。
【０００９】
伝送クロック信号の周波数帯域が広い場合には、受信回路によって発生されるクロック信号の位相の可変範囲も同様に広げなければならないが、クロック信号の位相の可変範囲が広がると、位相比較するクロック信号間に４π以上の位相差が生ずることがあるので、位相比較回路が２π以外の２ｍπ（ここで、ｍは２以上の整数）の位相差でロックする不具合（フォールスロック：false lockと呼ばれる）を避ける工夫が必要になる。
【００１０】
このような不具合を避けるために、図１に示すような受信回路が用いられている。図１は、サンプリング方式により高速シリアル伝送データを受信する従来の受信回路を示すブロック図である。ここでは、シリアル化された１キャラクタのデータに含まれるシンボルビット数を８ビットとしているので、受信回路は、多相クロック信号として８相のクロック信号を発生する。
【００１１】
ＤＬＬ１００は、入力された伝送クロック信号に基づいて多相クロック信号φ０〜φ８を出力する電圧制御ディレイライン１０３と、多相クロック信号φ０〜φ８に基づいて位相比較用の２種類のクロック信号φ０４及びφ４８を発生する比較クロック信号発生回路１０６と、クロック信号φ０４及びφ４８に基づいて伝送クロック信号の位相と多相クロック信号の位相とを比較する位相比較回路１０７と、位相比較回路１０７の出力信号が入力されるフィルタ回路１０９とを含んでいる。
【００１２】
フィルタ回路１０９の出力信号は、遅延制御電圧として電圧制御ディレイライン１０３に印加され、ネガティブフィードバックの制御系が構成される。この遅延制御電圧によって、電圧制御ディレイライン１０３における信号遅延時間が制御される。ここで、フィルタ回路１０９は、ＤＬＬの応答特性を調整する為のものであり、一般には、信号線と接地電位との間に接続された容量（キャパシタ）が用いられる。
【００１３】
図１に示すＤＬＬ１００においては、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／８倍となってロックするように、比較クロック信号発生回路１０６が位相比較用の２種類のクロック信号φ０４及びφ４８を発生し、位相比較回路１０７がこれらのクロック信号に基づいて伝送クロック信号の位相と多相クロック信号の位相とを比較する。
【００１４】
シリアルパラレル変換回路１１０は、このようにして発生された多相クロック信号φ０〜φ７を用いてシリアルデータをサンプリングした後、サンプリングされたシリアルデータを復号することにより、入力されたシリアルデータをパラレルデータに変換する。
【００１５】
図２は、図１に示す受信回路におけるＤＬＬ用の位相比較回路を示す図である。図２に示すように、位相比較回路１０７は、位相比較用のクロック信号φ０４及びφ４８の論理積を求めるＮＡＮＤ回路３０１と、クロック信号φ０４及びφ４８の論理和を求めるＮＯＲ回路３０２と、ＮＡＮＤ回路３０１から出力される位相比較信号ＵＰバーとＮＯＲ回路３０２から出力される位相比較信号ＤＮとに基づいて出力信号を作成し、この出力信号を出力端子１０８に供給する出力回路３０３とを含んでいる。
【００１６】
図３は、図１に示す受信回路における多相クロック信号及び位相比較用クロック信号の波形と、位相比較用のクロック信号を発生するために用いられる論理式とを示す図である。図３に示すように、位相比較用のクロック信号φ０４は、多相クロック信号に含まれているクロック信号φ０〜φ４に基づいて発生され、位相比較用のクロック信号φ４８は、多相クロック信号に含まれているクロック信号φ４〜φ８に基づいて発生される。
【００１７】
クロック信号φ０４とクロック信号φ４８との両方がハイレベルであるときには、ＮＡＮＤ回路３０１の出力信号がローレベルとなり、出力端子１０８の電位が上昇する。また、クロック信号φ０４とクロック信号φ４８との両方がローレベルであるときには、ＮＯＲ回路３０２の出力信号がハイレベルとなり、出力端子１０８の電位が下降する。
【００１８】
図４Ａは、図１に示す受信回路において、多相クロック信号に含まれているクロック信号φ８の位相が図３に示す状態よりも遅れた場合における位相比較用クロック信号及び位相比較信号の波形を示す図であり、図４Ｂは、クロック信号φ８の位相が図３に示す状態よりも進んだ場合における位相比較用クロック信号及び位相比較信号の波形を示す図である。
【００１９】
図４Ａに示すように、多相クロック信号に含まれているクロック信号φ０とクロック信号φ８との位相差が２π（３６０°）よりも大きくなった場合には、位相比較回路の出力端子１０８に接続されているフィルタ回路１０９のキャパシタが充電され、位相差がちょうど２πになるまで電圧制御ディレイライン１０３における信号遅延時間が短くなるように制御される。
【００２０】
一方、図４Ｂに示すように、クロック信号φ０とクロック信号φ８との位相差が２π（３６０°）よりも小さくなった場合には、位相比較回路の出力端子１０８に接続されているフィルタ回路１０９のキャパシタの電荷が放電され、位相差がちょうど２πになるまで電圧制御ディレイライン１０３における信号遅延時間が長くなるように制御される。これにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／８倍となってロックすることになる。
【００２１】
以上の説明から分るように、図１から図４Ｂに示す従来の高速シリアルディジタル伝送信号の受信回路に用いられている位相比較回路１０７は、電圧制御ディレイライン１０３で発生される多相クロック信号に含まれているクロック信号φ０及びφ８の位相を直接比較するのではなく、比較クロック信号発生回路１０６がクロック信号φ０及びφ８に基づいて発生した位相比較用のクロック信号φ０４及びφ４８の位相を比較している。
【００２２】
その結果、クロック信号φ０及びφ８の位相を直接比較するのに比べて、比較クロック信号発生回路１０６において生じる位相誤差が位相比較回路１０７において生じる比較誤差に重畳されるので、ＤＬＬ全体の位相検出特性が劣化するという問題があった。また、ＮＡＮＤ回路３０１とＮＯＲ回路３０２という異なる種類のゲートを用いているので、ゲートの動作におけるタイミング誤差が発生し、クロック信号φ０とクロック信号φ８との位相差が２πの近傍にあって遅延制御電圧のレベルが小さい場合には、タイミング誤差の影響が無視できないという問題があった。
【００２３】
ところで、特許文献１には、高速高精度ＰＬＬを実現するための位相比較回路が開示されている。図５は、このＰＬＬ用の位相比較回路の構成を示す図である。図５に示すように、位相比較回路５００は、２つのダイナミック型Ｄラッチ回路５０１及び５０２と、Ｄラッチ回路５０１及び５０２にデータを供給するＮＯＲ回路５０３と、Ｄラッチ回路５０１及び５０２の出力信号をそれぞれ反転するインバータ５０４及び５０５とを含んでいる。Ｄラッチ回路５０１及び５０２の各々は、図６に示すように構成されている。
【００２４】
再び図５を参照すると、リセット信号ＲＳがローレベルのときに、Ｄラッチ回路５０１
は基準クロック信号φＲＥＦに同期してローレベルの信号をラッチし、Ｄラッチ回路５０
２はＶＣＯ（電圧制御発振器）から出力されるＶＣＯクロック信号φＶＣＯに同期してローレベルの信号をラッチする。Ｄラッチ回路５０１の出力信号ＵＰバー及びＤラッチ回路５０２の出力信号ＤＮバーがローレベルになると、ＮＯＲ回路５０３から出力されるリセット信号ＲＳがハイレベルとなり、Ｄラッチ回路５０１及び５０２がリセットされる。Ｄラッチ回路５０１の出力信号ＵＰバー及びＤラッチ回路５０２の出力信号ＤＮバーは、それぞれ反転回路５０４及び５０５によって反転されて、位相比較信号ＵＰ及びＤＮとして出力される。
【００２５】
図７は、図５に示す位相比較回路の動作を示す波形図である。ここでは、ＶＣＯクロック信号φＶＣＯの位相が基準クロック信号φＲＥＦの位相に対して２πから４πまでずれた場合におけるリセット信号ＲＳと位相比較信号ＵＰ及びＤＮの波形が示されている。図７に示すように、この位相比較回路によれば、ＶＣＯクロック信号φＶＣＯと基準クロック信号φＲＥＦとの位相差が２πの整数倍である場合には、それらを区別することができない。このような検出特性を有する位相比較回路は、入力クロック信号間の位相差をゼロよりも大きく４πよりも小さい範囲で検出するＰＬＬ用には有効であるが、これよりも広い範囲で位相差を検出する必要があるＤＬＬ用としては使用することができない。
【特許文献１】
米国特許第６，１５７，２６３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２６】
そこで、上記の点に鑑み、本発明の目的は、シリアルディジタル伝送信号を受信する受信回路におけるＤＬＬ用の位相比較回路を含む半導体集積回路において、フォールスロックを防止しつつ位相比較回路の位相検出特性を向上させることにより、ＤＬＬ全体の応答速度及びロック精度を改善することである。
【課題を解決するための手段】
【００２７】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、伝送クロック信号に同期してＮ相のクロック信号を発生する半導体集積回路であって、（ａ）印加される電圧に従って遅延時間が制御される直列接続された複数の遅延素子を含む遅延回路と、（ｂ）遅延回路における第ｍ番目のクロック信号に同期してラッチ動作を行う第１のラッチ回路と、第（ｍ＋Ｎ）番目のクロック信号に同期してラッチ動作を行う第２のラッチ回路と、第１及び第２のラッチ回路の出力信号に基づいて第１のラッチ回路の入力信号を作成する第１の論理回路と、比較制御信号が活性化されているときに第１及び第２のラッチ回路の出力信号に基づいて第２のラッチ回路の入力信号を作成すると共に、比較制御信号が非活性化されているときに第２のラッチ回路に一定電圧を入力する第２の論理回路と、第１及び第２のラッチ回路の出力信号に基づいて信号を出力する出力回路とを含み、第１及び第２のラッチ回路のラッチタイミングにおいて比較制御信号が活性化されているときに第ｍ番目のクロック信号と第（ｍ＋Ｎ）番目のクロック信号との位相差に対応するデューティを有する信号を出力すると共に、第１及び第２のラッチ回路のラッチタイミングにおいて比較制御信号が非活性化されているときに所定の信号を出力する位相比較回路と、（ｃ）遅延回路におけるＮ相のクロック信号の内から選択された複数のクロック信号の論理和と論理積と反転との組合せによる論理演算のみに基づいて、該位相差が所定の範囲を超えた場合に位相比較回路が遅延回路における遅延時間を短くする信号を出力するように比較制御信号を発生する比較制御信号発生回路と、（ｄ）位相比較回路から出力される信号をフィルタリングすることにより、複数の遅延素子に印加すべき電圧を発生するフィルタ回路とを具備する。
【発明の効果】
【００２８】
本発明によれば、多相クロック信号に含まれている２つのクロック信号の位相差を位相比較回路によって直接比較すると共に、位相差が４π以上のときに発生し易いフォールスロックを制御回路によって防止するので、ＤＬＬ全体の応答速度及びロック精度を改善することができる。
【発明を実施するための最良の形態】
【００２９】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
【００３０】
図８は、本発明の第１の実施形態に係る半導体集積回路に含まれている高速シリアルディジタル伝送信号の受信回路を示すブロック図である。この受信回路は、伝送クロック信号に基づいて第１番目〜第（Ｎ＋１）番目のクロック信号を含む多相クロック信号を発生するＤＬＬ８００と、これらの多相クロック信号を用いてシリアルデータをパラレルデータに変換するシリアルパラレル変換回路８１０とを有している。
【００３１】
ＤＬＬ８００は、第１番目のクロック信号の位相と第（Ｎ＋１）番目のクロック信号の位相とを比較することにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／Ｎ倍となってロックするように、多相クロック信号の遅延時間を制御する。ここでは、シリアル化された１キャラクタのデータに含まれるシンボルビット数を８ビットとしているので、受信回路は、多相クロック信号として８相のクロック信号を発生する。
【００３２】
ＤＬＬ８００は、入力される伝送クロック信号に基づいて等しい位相差を有する多相クロック信号φ０〜φ８を発生する電圧制御ディレイライン８０３と、第１番目のクロック信号φ０の位相と第９番目のクロック信号φ８の位相とを比較する位相比較回路８０７と、位相比較回路８０７の比較動作を制御する比較制御信号発生回路８０６と、位相比較回路８０７の出力信号が入力されるフィルタ回路８０９とを含んでいる。
【００３３】
フィルタ回路８０９の出力信号は、電圧制御ディレイライン８０３に遅延制御電圧として供給され、ネガティブフィードバックの制御系が構成される。この遅延制御電圧によって、電圧制御ディレイライン８０３における信号遅延時間が制御される。ここで、フィルタ回路８０９は、ＤＬＬの応答特性を調整する為のものであり、例えば、信号線と接地電位との間に接続された容量（キャパシタ）が用いられる。
【００３４】
比較制御信号発生回路８０６は、多相クロック信号φ０〜φ８に基づいて比較制御信号を発生し、クロック信号φ０とクロック信号φＮとの位相差が所定の範囲を超えたときに位相比較回路８０７の動作を制御している。これにより、フォールスロックが回避される。
【００３５】
シリアルパラレル変換回路８１０は、このようにして発生された多相クロック信号φ０〜φ７を用いてシリアルデータをサンプリングした後、サンプリングされたシリアルデータを復号することにより、入力されたシリアルデータをパラレルデータに変換する。
【００３６】
図９は、図８に示す受信回路におけるＤＬＬ用の位相比較回路の構成を示す図である。この位相比較回路は、２つのダイナミック型Ｄラッチ回路９０１及び９０２と、Ｄラッチ回路９０１及び９０２にデータをそれぞれ供給する第１の論理回路９０３及び第２の論理回路９０４と、Ｄラッチ回路９０２の出力データＤＮバーを反転して反転データ（位相比較信号）ＤＮを出力するインバータ９０５と、Ｄラッチ回路９０１の出力データ（位相比較信号）ＵＰバーがゲートに供給されるＰチャネルトランジスタ９０７と、インバータ９０５から出力される位相比較信号ＤＮがゲートに供給されるＮチャネルトランジスタ９０８と、トランジスタ９０７及び９０８に電流を供給する電流源９０６及び９０９とを含んでいる。
【００３７】
図１０は、図９に示す位相比較回路に用いられるダイナミック型Ｄラッチ回路の構成を示す図である。このように、ダイナミック型Ｄラッチ回路９０１及び９０２の各々は、トランジスタ６個による簡単な構成となっているので、高速に動作することができる。また、図９に示す位相比較回路８０７は、同じ構成の２つのダイナミック型Ｄラッチ回路９０１及び９０２を用いることにより、高精度な動作を行うことができる。
【００３８】
図９に示すように、第１の論理回路９０３は、ＮＯＲ回路で構成されており、Ｄラッチ回路９０１の出力データＵＰバー又はＤラッチ回路９０２の出力データＤＮバーがハイレベルであるときに、ローレベルのデータをＤラッチ回路９０１に供給する。Ｄラッチ回路９０１は、入力データがローレベルであるときに第１番目のクロック信号φ０が立ち上ると、出力データをローレベルにセットする。その後、入力データがハイレベルになると、Ｄラッチ回路９０１がリセットされて、出力データがハイレベルとなる。
【００３９】
第２の論理回路９０４は、ＯＲ回路とＮＡＮＤ回路とが結合されたものであり、各入力信号が通過するトランジスタの数が、第１の論理回路９０３におけるのと等しくなるように設計されている。従って、各入力信号に加えられる遅延時間も、第１の論理回路９０３におけるのとほぼ等しくなる。
【００４０】
第２の論理回路９０４は、比較制御信号ＳＣがハイレベルであり、かつ、Ｄラッチ回路９０１の出力データＵＰバー又はＤラッチ回路９０２の出力データＤＮバーがハイレベルであるときに、ローレベルのデータをＤラッチ回路９０２に供給する。Ｄラッチ回路９０２は、入力データがローレベルであるときに第９番目のクロック信号φ８が立ち上ると、出力データをローレベルにセットする。その後、入力データがハイレベルになると、Ｄラッチ回路９０２がリセットされて、出力データがハイレベルとなる。
【００４１】
さらに、第２の論理回路９０４は、比較制御信号ＳＣに従って、Ｄラッチ回路９０２を独自に制御することができる。即ち、第２の論理回路９０４は、比較制御信号ＳＣがローレベルであるときに、出力信号をハイレベルとする。これにより、Ｄラッチ回路９０２がリセットされて出力データがハイレベルを維持し、インバータ９０５から出力される位相比較信号ＤＮはローレベルを維持する。それと共に、ダイナミック型Ｄラッチ回路９０１がリセットされなくなって、出力データＵＰバーがローレベルを維持する。
【００４２】
図１１は、図８に示す受信回路における多相クロック信号、比較制御信号及び位相比較信号の波形と、比較制御信号を発生するために用いられる論理式とを示す図である。位相比較信号ＵＰバーは、クロック信号φ０の立上がりにおいて一旦ローレベルにセットされるが、第１の論理回路９０３の出力信号がすぐにハイレベルとなるので、リセットされて再びハイレベルとなる。また、位相比較信号ＤＮは、クロック信号φ８の立上がりにおいて一旦ハイレベルにセットされるが、第２の論理回路９０４の出力信号がすぐにハイレベルとなるので、リセットされて再びローレベルとなる。
【００４３】
比較制御信号ＳＣは、多相クロック信号に含まれているクロック信号φ２〜φ６に基づいて発生される。図１１に示すように、多相クロック信号に含まれているクロック信号φ０とφ８との位相差が２π（３６０°）近傍である場合には、比較制御信号ＳＣは、位相比較回路の動作に影響を及ぼさない。
【００４４】
図１２Ａは、図８に示す受信回路において、多相クロック信号に含まれているクロック信号φ８の位相が図１１に示す状態よりも遅れた場合における比較制御信号及び位相比較信号の波形を示す図であり、図１２Ｂは、クロック信号φ８の位相が図１１に示す状態よりも進んだ場合における比較制御信号及び位相比較信号の波形を示す図である。
【００４５】
図１２Ａに示すように、クロック信号φ０とクロック信号φ８との位相差が２π（３６０°）より大きくなって所定の範囲にある場合には、比較制御信号ＳＣがローレベルとなる。これにより、位相比較信号ＤＮは常にローレベルとなり、位相比較信号ＵＰバーもリセットされずにローレベルを維持する。従って、図９に示すトランジスタ９０７がオン状態となり、トランジスタ９０８がオフ状態となって、出力端子８０８の電圧が上昇し、位相差がちょうど２πになるまで電圧制御ディレイライン８０３（図８）における信号遅延時間が短くなるように制御される。
【００４６】
図５に示す位相比較回路においては、クロック信号φ０とクロック信号φ８との位相差が４πになると、実際の位相差よりも２π小さい位相差が検出されていた。しかしながら、本実施形態においては、クロック信号φ０とφ８との位相差が４π以上になっても、位相比較信号ＵＰバー及びＤＮがローレベルを維持するので、位相差を減少させるように制御系が働く。
【００４７】
図１２Ｂに示すように、クロック信号φ０とクロック信号φ８との位相差が２π（３６０°）より小さい場合には、従来と同様に、クロック信号φ８の立上がりにおいて位相比較信号ＤＮがハイレベルにセットされ、クロック信号φ０の立上がりの直後において位相比較信号ＤＮがローレベルにリセットされる。位相比較信号ＵＰバー及びＤＮがハイレベルである期間においては、図９に示すトランジスタ９０７がオフ状態となり、トランジスタ９０８がオン状態となって、出力端子８０８の電圧が下降し、位相差がちょうど２πになるまで電圧制御ディレイライン８０３（図８）における信号遅延時間が長くなるように制御される。なお、電圧制御ディレイライン８０３における信号遅延時間がゼロになることは通常は有り得ないので、クロック信号φ０とクロック信号φ８との位相差がゼロとなってフォールスロックする心配はない。
【００４８】
以上述べたように、本実施形態においては、クロック信号φ０の立上がりエッジとクロック信号φ８の立上がりエッジとを直接比較することにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／Ｎ倍となるようにＤＬＬをロックすることができる。従って、従来問題であった比較クロック信号発生回路の位相誤差が位相比較回路の比較誤差に重畳されることがなく、ＤＬＬ全体の位相検出特性を向上させることが可能となる。
【００４９】
次に、本発明の第２の実施形態について説明する。
図１３は、本発明の第２の実施形態に係る半導体集積回路に含まれている高速シリアルディジタル伝送信号の受信回路を示すブロック図である。本実施形態においては、比較制御信号発生回路８２６が、第１の比較制御信号ＳＣ１及び第２の比較制御信号ＳＣ２を発生し、位相比較回路８２７が、第１の比較制御信号ＳＣ１及び第２の比較制御信号ＳＣ２に従って、クロック信号φ０の位相とクロック信号φ８の位相とを比較する。その他に関しては、第１の実施形態と同様である。
【００５０】
図１４は、図１３に示す受信回路におけるＤＬＬ用の位相比較回路の構成を示す図である。この位相比較回路は、２つのダイナミック型Ｄラッチ回路９０１及び９０２と、Ｄラッチ回路９０１及び９０２をそれぞれリセットする第１の論理回路９２３及び第２の論理回路９０４と、Ｄラッチ回路９０２の出力信号ＤＮバーを反転して反転信号（位相比較信号）ＤＮを出力するインバータ９０５と、Ｄラッチ回路９０１の出力信号（位相比較信号）ＵＰバーがゲートに供給されるＰチャネルトランジスタ９０７と、インバータ９０５から出力される位相比較信号ＤＮがゲートに供給されるＮチャネルトランジスタ９０８と、トランジスタ９０７及び９０８に電流を供給する電流源９０６及び９０９とを含んでいる。
【００５１】
第１の論理回路９２３は、第２の論理回路９０４と同様に、ＯＲ回路とＮＡＮＤ回路とが結合されたものである。第１の論理回路９２３は、第１の比較制御信号ＳＣ１がハイレベルであり、かつ、位相比較信号ＵＰバー又は位相比較信号ＤＮバーがハイレベルであるときに、ローレベルのデータをＤラッチ回路９０１に供給する。Ｄラッチ回路９０１は、入力データがローレベルであるときに第１番目のクロック信号φ０が立ち上ると、出力データをローレベルにセットする。その後、入力データがハイレベルになると、Ｄラッチ回路９０１がリセットされて、出力データがハイレベルとなる。
【００５２】
第２の論理回路９０４は、第２の比較制御信号ＳＣ２がハイレベルであり、かつ、位相比較信号ＵＰバー又は位相比較信号ＤＮバーがハイレベルであるときに、ローレベルのデータをＤラッチ回路９０２に供給する。Ｄラッチ回路９０２は、入力データがローレベルであるときに第９番目のクロック信号φ８が立ち上ると、出力データをローレベルにセットする。その後、入力データがハイレベルになると、Ｄラッチ回路９０２がリセットされて、出力データがハイレベルとなる。
【００５３】
さらに、第１の論理回路９２３及び第２の論理回路９０４は、第１及び第２の比較制御信号ＳＣ１及びＳＣ２に従って、ダイナミック型Ｄラッチ回路９０１及び９０２をそれぞれ独自に制御することができる。
【００５４】
クロック信号φ０とクロック信号φ８との位相差が２πより小さくなって第１の所定の範囲にある場合には、第１の比較制御信号ＳＣ１がローレベルとなり、第１の論理回路９２３は、出力信号をハイレベルとする。これにより、Ｄラッチ回路９０１から出力される位相比較信号ＵＰバーがリセットされてハイレベルを維持する。また、Ｄラッチ回路９０２の出力信号ＤＮバーがリセットされずにローレベルを維持し、インバータ９０５から出力される位相比較信号ＤＮはハイレベルを維持する。従って、図１４に示すトランジスタ９０７がオフ状態となり、トランジスタ９０８がオン状態となって、出力端子８０８の電圧が下降し、位相差がちょうど２πになるまで電圧制御ディレイライン８０３（図１３）における信号遅延時間が長くなるように制御される。
【００５５】
一方、クロック信号φ０とクロック信号φ８との位相差が２πより大きくなって第２の所定の範囲にある場合には、第２の比較制御信号ＳＣ２がローレベルとなり、第２の論理回路９０３は、出力信号をハイレベルとする。これにより、Ｄラッチ回路９０２から出力される位相比較信号ＤＮバーがリセットされてハイレベルを維持し、インバータ９０５から出力される位相比較信号ＤＮはローレベルを維持する。また、Ｄラッチ回路９０１から出力される位相比較信号ＵＰバーがリセットされずにローレベルを維持する。従って、図１４に示すトランジスタ９０７がオン状態となり、トランジスタ９０８がオフ状態となって、出力端子８０８の電圧が上昇し、位相差がちょうど２πになるまで電圧制御ディレイライン８０３（図１３）における信号遅延時間が短くなるように制御される。
【００５６】
図１５は、図１３に示す受信回路における多相クロック信号及び比較制御信号の波形と、比較制御信号を発生するために用いられる論理式とを示す図である。第１の比較制御信号ＳＣ１は、多相クロック信号に含まれているクロック信号φ３〜φ５に基づいて発生される。また、第２の比較制御信号ＳＣ２は、多相クロック信号に含まれているクロック信号φ２〜φ６に基づいて発生される。図１５に示すように、多相クロック信号に含まれているクロック信号φ０とφ８との位相差が２π近傍である場合には、第１の比較制御信号ＳＣ１及び第２の比較制御信号ＳＣ２は、位相比較回路の動作に影響を及ぼさない。
【００５７】
図１３−１５に示す本発明の第２の実施形態においては、比較制御信号を用いて位相比較動作の制御を行う範囲を、クロック信号φ０とφ８との位相差が大きくなる方向（位相遅れ側）に加えて、位相差が小さくなる方向（位相進み側）にも設けているので、位相差が小さくなる方向にフォールスロックが発生する可能性のある受信回路においても、フォールスロックを確実に防止することができる。
【００５８】
本発明に係る半導体集積回路を用いることにより、高速シリアルディジタル伝送信号の受信回路において、送信回路の電源電圧の変動や伝送線路への外乱等により伝送クロック信号にジッターが発生した場合においてもジッターへの追随性が良い多相クロック信号発生回路を実現することが可能であり、ＤＬＬ全体の位相検出特性を大幅に向上させることができる。
【００５９】
以上、本発明は実施形態に基づいて説明されたが、本発明は上述の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更可能である。例えば、位相比較回路を構成するダイナミック型Ｄラッチ回路に関して特定の回路を示して本発明の有効性を説明しているが、本発明は、同様の動作を行う他のダイナミック型Ｄラッチ回路を用いた場合においても有効且つ実現可能である。
【産業上の利用可能性】
【００６０】
本発明は、シリアル伝送されるディジタル信号の復調に用いられる多相クロック信号を発生するＤＬＬにおいて利用することができる。
【図面の簡単な説明】
【００６１】
【図１】従来の受信回路を示すブロック図である。
【図２】図１に示す受信回路におけるＤＬＬ用の位相比較回路を示す図である。
【図３】図１に示す受信回路における多相クロック信号及び位相比較用クロック信号の波形と、位相比較用のクロック信号を発生するために用いられる論理式とを示す図である。
【図４Ａ】図１に示す受信回路において、クロック信号の位相が遅れた場合における位相比較用クロック信号及び位相比較信号の波形を示す図である。
【図４Ｂ】クロック信号の位相が進んだ場合における位相比較用クロック信号及び位相比較信号の波形を示す図である。
【図５】従来のＰＬＬ用の位相比較回路の構成を示すブロック図である。
【図６】図５に示す位相比較回路に用いられるダイナミック型Ｄラッチ回路の構成を示す回路図である。
【図７】図５に示す位相比較回路の動作を示す波形図である。
【図８】本発明の第１の実施形態に係る半導体集積回路に含まれている高速シリアルディジタル伝送信号の受信回路を示すブロック図である。
【図９】図８に示す受信回路におけるＤＬＬ用の位相比較回路の構成を示す図である。
【図１０】図９に示す位相比較回路に用いられるダイナミック型Ｄラッチ回路の構成を示す回路図である。
【図１１】図８に示す受信回路における多相クロック信号、比較制御信号及び位相比較信号の波形と、比較制御信号を発生するために用いられる論理式とを示す図である。
【図１２Ａ】図８に示す受信回路において、クロック信号の位相が遅れた場合における比較制御信号及び位相比較信号の波形を示す図である。
【図１２Ｂ】クロック信号の位相が進んだ場合における比較制御信号及び位相比較信号の波形を示す図である。
【図１３】本発明の第２の実施形態に係る半導体集積回路に含まれている高速シリアルディジタル伝送信号の受信回路を示すブロック図である。
【図１４】図１３に示す受信回路におけるＤＬＬ用の位相比較回路の構成を示す図である。
【図１５】図１３に示す受信回路における多相クロック信号及び比較制御信号の波形と、比較制御信号を発生するために用いられる論理式とを示す図である。
【符号の説明】
【００６２】
８００ ＤＬＬ
８０３ 電圧制御ディレイライン
８０６、８２６ 比較制御信号発生回路
８０７、８２７ 位相比較回路
８０９ フィルタ回路
８１０ シリアルパラレル変換回路
９０１、９０２ Ｄラッチ回路
９０３、９２３ 第１の論理回路
９０４ 第２の論理回路
９０５ インバータ
９０６、９０９ 電流源
９０７、９０８ トランジスタ
【０００１】
本発明は、ＤＬＬ（ディレイロックドループ）用の位相比較回路を含む半導体集積回路に関し、特に、シリアル伝送されるディジタル信号の復調に用いられる多相クロック信号を発生する機能を有するＤＬＬ用の位相比較回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
近年の高速シリアル伝送データの受信回路においては、受信データの復調に際し、シリアル化された１キャラクタのデータに含まれるシンボルビット数と同じかそれ以上の数の多相クロック信号を用いてシリアルデータをサンプリングする方式が一般に採用されている。これらの多相クロック信号は、シリアル化された１キャラクタのデータに対応して伝送される伝送クロック信号に同期し、シリアル化された１キャラクタのデータに含まれるシンボルビットの間隔に対応する等間隔の位相差を有する必要がある。
【０００３】
このような受信回路においては、等間隔の位相差を有する多相クロック信号を発生する為に、電圧制御発振器と位相比較回路とを組み合わせたＰＬＬ（フェーズロックドループ）や、電圧制御遅延素子と位相比較回路とを組み合わせたＤＬＬ（ディレイロックドループ）が用いられている。
【０００４】
現実の高速シリアルディジタル伝送においては、送信回路における電源電圧の変動や伝送線路への外乱等により、シリアル伝送データおよび伝送クロック信号に、ジッターと呼ばれる短い周期の周波数変動が発生する。高速シリアルディジタル伝送信号の受信回路においては、受信データのサンプリングに用いる多相クロック信号を、このジッターによる周波数変動に追随させる必要がある。一般に、ＤＬＬを用いた受信回路は、伝送クロック信号のジッターによって生じる周波数変動への追随性が良いことから、高速シリアルディジタル伝送信号の受信回路において多相クロック信号を発生するために望ましい回路方式である。
【０００５】
ＤＬＬを用いた受信回路においては、ＤＬＬを構成する位相比較回路の回路方式とその性能とによって決定されるＤＬＬ全体の位相検出特性が、シリアル伝送データに対する多相クロック信号の位相誤差を決定することになる。そのため、高速シリアルディジタル伝送の受信回路に適用されるＤＬＬ用の位相比較回路には、高精度の位相検出特性が得られる回路方式が求められる。
【０００６】
通常、位相比較回路は、基準クロック信号と比較クロック信号の２つの入力クロック信号の位相を比較し、基準クロック信号に対して比較クロック信号の位相が進んでいるか遅れているかを判断する。また、位相比較回路は、入力クロック信号間の位相差を、（ｎ−１）πよりも大きく（ｎ＋１）πよりも小さい範囲（ここで、ｎは自然数）、又は、２（ｎ−１）πよりも大きく２（ｎ＋１）πよりも小さい範囲で検出するように動作するのが一般的であり、入力クロック信号間の位相差に比例した制御電圧を発生することにより電圧制御遅延素子に負帰還をかけて系を制御する。この系は、入力クロック信号間の位相差がちょうど２ｎπのときに位相比較回路から出力される制御電圧が基準値（例えば、０Ｖ）となって安定するように設計され、入力クロック信号間の位相差が２ｎπとなって系が安定するときにＤＬＬがロックしたという。
【０００７】
例えば、高速シリアルディジタル伝送において、シリアル化された１キャラクタのデータがＮ個のシンボルビットを含む場合に、シリアル伝送データを受信する受信回路は、第１番目〜第（Ｎ＋１）番目のクロック信号を含む多相クロック信号を発生する。ここで、第１番目のクロック信号と第（Ｎ＋１）番目のクロック信号とは、理想的には２πの位相差を有する。従って、実質的に異なる位相を有するクロック信号の数はＮ個であり、これらのクロック信号をＮ相クロック信号という。
【０００８】
ＤＬＬを用いた受信回路においては、第１番目のクロック信号の位相と第（Ｎ＋１）番目のクロック信号の位相とを比較することにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／Ｎ倍となってロックするように、多相クロック信号の遅延時間が制御される。
【０００９】
伝送クロック信号の周波数帯域が広い場合には、受信回路によって発生されるクロック信号の位相の可変範囲も同様に広げなければならないが、クロック信号の位相の可変範囲が広がると、位相比較するクロック信号間に４π以上の位相差が生ずることがあるので、位相比較回路が２π以外の２ｍπ（ここで、ｍは２以上の整数）の位相差でロックする不具合（フォールスロック：false lockと呼ばれる）を避ける工夫が必要になる。
【００１０】
このような不具合を避けるために、図１に示すような受信回路が用いられている。図１は、サンプリング方式により高速シリアル伝送データを受信する従来の受信回路を示すブロック図である。ここでは、シリアル化された１キャラクタのデータに含まれるシンボルビット数を８ビットとしているので、受信回路は、多相クロック信号として８相のクロック信号を発生する。
【００１１】
ＤＬＬ１００は、入力された伝送クロック信号に基づいて多相クロック信号φ０〜φ８を出力する電圧制御ディレイライン１０３と、多相クロック信号φ０〜φ８に基づいて位相比較用の２種類のクロック信号φ０４及びφ４８を発生する比較クロック信号発生回路１０６と、クロック信号φ０４及びφ４８に基づいて伝送クロック信号の位相と多相クロック信号の位相とを比較する位相比較回路１０７と、位相比較回路１０７の出力信号が入力されるフィルタ回路１０９とを含んでいる。
【００１２】
フィルタ回路１０９の出力信号は、遅延制御電圧として電圧制御ディレイライン１０３に印加され、ネガティブフィードバックの制御系が構成される。この遅延制御電圧によって、電圧制御ディレイライン１０３における信号遅延時間が制御される。ここで、フィルタ回路１０９は、ＤＬＬの応答特性を調整する為のものであり、一般には、信号線と接地電位との間に接続された容量（キャパシタ）が用いられる。
【００１３】
図１に示すＤＬＬ１００においては、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／８倍となってロックするように、比較クロック信号発生回路１０６が位相比較用の２種類のクロック信号φ０４及びφ４８を発生し、位相比較回路１０７がこれらのクロック信号に基づいて伝送クロック信号の位相と多相クロック信号の位相とを比較する。
【００１４】
シリアルパラレル変換回路１１０は、このようにして発生された多相クロック信号φ０〜φ７を用いてシリアルデータをサンプリングした後、サンプリングされたシリアルデータを復号することにより、入力されたシリアルデータをパラレルデータに変換する。
【００１５】
図２は、図１に示す受信回路におけるＤＬＬ用の位相比較回路を示す図である。図２に示すように、位相比較回路１０７は、位相比較用のクロック信号φ０４及びφ４８の論理積を求めるＮＡＮＤ回路３０１と、クロック信号φ０４及びφ４８の論理和を求めるＮＯＲ回路３０２と、ＮＡＮＤ回路３０１から出力される位相比較信号ＵＰバーとＮＯＲ回路３０２から出力される位相比較信号ＤＮとに基づいて出力信号を作成し、この出力信号を出力端子１０８に供給する出力回路３０３とを含んでいる。
【００１６】
図３は、図１に示す受信回路における多相クロック信号及び位相比較用クロック信号の波形と、位相比較用のクロック信号を発生するために用いられる論理式とを示す図である。図３に示すように、位相比較用のクロック信号φ０４は、多相クロック信号に含まれているクロック信号φ０〜φ４に基づいて発生され、位相比較用のクロック信号φ４８は、多相クロック信号に含まれているクロック信号φ４〜φ８に基づいて発生される。
【００１７】
クロック信号φ０４とクロック信号φ４８との両方がハイレベルであるときには、ＮＡＮＤ回路３０１の出力信号がローレベルとなり、出力端子１０８の電位が上昇する。また、クロック信号φ０４とクロック信号φ４８との両方がローレベルであるときには、ＮＯＲ回路３０２の出力信号がハイレベルとなり、出力端子１０８の電位が下降する。
【００１８】
図４Ａは、図１に示す受信回路において、多相クロック信号に含まれているクロック信号φ８の位相が図３に示す状態よりも遅れた場合における位相比較用クロック信号及び位相比較信号の波形を示す図であり、図４Ｂは、クロック信号φ８の位相が図３に示す状態よりも進んだ場合における位相比較用クロック信号及び位相比較信号の波形を示す図である。
【００１９】
図４Ａに示すように、多相クロック信号に含まれているクロック信号φ０とクロック信号φ８との位相差が２π（３６０°）よりも大きくなった場合には、位相比較回路の出力端子１０８に接続されているフィルタ回路１０９のキャパシタが充電され、位相差がちょうど２πになるまで電圧制御ディレイライン１０３における信号遅延時間が短くなるように制御される。
【００２０】
一方、図４Ｂに示すように、クロック信号φ０とクロック信号φ８との位相差が２π（３６０°）よりも小さくなった場合には、位相比較回路の出力端子１０８に接続されているフィルタ回路１０９のキャパシタの電荷が放電され、位相差がちょうど２πになるまで電圧制御ディレイライン１０３における信号遅延時間が長くなるように制御される。これにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／８倍となってロックすることになる。
【００２１】
以上の説明から分るように、図１から図４Ｂに示す従来の高速シリアルディジタル伝送信号の受信回路に用いられている位相比較回路１０７は、電圧制御ディレイライン１０３で発生される多相クロック信号に含まれているクロック信号φ０及びφ８の位相を直接比較するのではなく、比較クロック信号発生回路１０６がクロック信号φ０及びφ８に基づいて発生した位相比較用のクロック信号φ０４及びφ４８の位相を比較している。
【００２２】
その結果、クロック信号φ０及びφ８の位相を直接比較するのに比べて、比較クロック信号発生回路１０６において生じる位相誤差が位相比較回路１０７において生じる比較誤差に重畳されるので、ＤＬＬ全体の位相検出特性が劣化するという問題があった。また、ＮＡＮＤ回路３０１とＮＯＲ回路３０２という異なる種類のゲートを用いているので、ゲートの動作におけるタイミング誤差が発生し、クロック信号φ０とクロック信号φ８との位相差が２πの近傍にあって遅延制御電圧のレベルが小さい場合には、タイミング誤差の影響が無視できないという問題があった。
【００２３】
ところで、特許文献１には、高速高精度ＰＬＬを実現するための位相比較回路が開示されている。図５は、このＰＬＬ用の位相比較回路の構成を示す図である。図５に示すように、位相比較回路５００は、２つのダイナミック型Ｄラッチ回路５０１及び５０２と、Ｄラッチ回路５０１及び５０２にデータを供給するＮＯＲ回路５０３と、Ｄラッチ回路５０１及び５０２の出力信号をそれぞれ反転するインバータ５０４及び５０５とを含んでいる。Ｄラッチ回路５０１及び５０２の各々は、図６に示すように構成されている。
【００２４】
再び図５を参照すると、リセット信号ＲＳがローレベルのときに、Ｄラッチ回路５０１
は基準クロック信号φＲＥＦに同期してローレベルの信号をラッチし、Ｄラッチ回路５０
２はＶＣＯ（電圧制御発振器）から出力されるＶＣＯクロック信号φＶＣＯに同期してローレベルの信号をラッチする。Ｄラッチ回路５０１の出力信号ＵＰバー及びＤラッチ回路５０２の出力信号ＤＮバーがローレベルになると、ＮＯＲ回路５０３から出力されるリセット信号ＲＳがハイレベルとなり、Ｄラッチ回路５０１及び５０２がリセットされる。Ｄラッチ回路５０１の出力信号ＵＰバー及びＤラッチ回路５０２の出力信号ＤＮバーは、それぞれ反転回路５０４及び５０５によって反転されて、位相比較信号ＵＰ及びＤＮとして出力される。
【００２５】
図７は、図５に示す位相比較回路の動作を示す波形図である。ここでは、ＶＣＯクロック信号φＶＣＯの位相が基準クロック信号φＲＥＦの位相に対して２πから４πまでずれた場合におけるリセット信号ＲＳと位相比較信号ＵＰ及びＤＮの波形が示されている。図７に示すように、この位相比較回路によれば、ＶＣＯクロック信号φＶＣＯと基準クロック信号φＲＥＦとの位相差が２πの整数倍である場合には、それらを区別することができない。このような検出特性を有する位相比較回路は、入力クロック信号間の位相差をゼロよりも大きく４πよりも小さい範囲で検出するＰＬＬ用には有効であるが、これよりも広い範囲で位相差を検出する必要があるＤＬＬ用としては使用することができない。
【特許文献１】
米国特許第６，１５７，２６３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２６】
そこで、上記の点に鑑み、本発明の目的は、シリアルディジタル伝送信号を受信する受信回路におけるＤＬＬ用の位相比較回路を含む半導体集積回路において、フォールスロックを防止しつつ位相比較回路の位相検出特性を向上させることにより、ＤＬＬ全体の応答速度及びロック精度を改善することである。
【課題を解決するための手段】
【００２７】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、伝送クロック信号に同期してＮ相のクロック信号を発生する半導体集積回路であって、（ａ）印加される電圧に従って遅延時間が制御される直列接続された複数の遅延素子を含む遅延回路と、（ｂ）遅延回路における第ｍ番目のクロック信号に同期してラッチ動作を行う第１のラッチ回路と、第（ｍ＋Ｎ）番目のクロック信号に同期してラッチ動作を行う第２のラッチ回路と、第１及び第２のラッチ回路の出力信号に基づいて第１のラッチ回路の入力信号を作成する第１の論理回路と、比較制御信号が活性化されているときに第１及び第２のラッチ回路の出力信号に基づいて第２のラッチ回路の入力信号を作成すると共に、比較制御信号が非活性化されているときに第２のラッチ回路に一定電圧を入力する第２の論理回路と、第１及び第２のラッチ回路の出力信号に基づいて信号を出力する出力回路とを含み、第１及び第２のラッチ回路のラッチタイミングにおいて比較制御信号が活性化されているときに第ｍ番目のクロック信号と第（ｍ＋Ｎ）番目のクロック信号との位相差に対応するデューティを有する信号を出力すると共に、第１及び第２のラッチ回路のラッチタイミングにおいて比較制御信号が非活性化されているときに所定の信号を出力する位相比較回路と、（ｃ）遅延回路におけるＮ相のクロック信号の内から選択された複数のクロック信号の論理和と論理積と反転との組合せによる論理演算のみに基づいて、該位相差が所定の範囲を超えた場合に位相比較回路が遅延回路における遅延時間を短くする信号を出力するように比較制御信号を発生する比較制御信号発生回路と、（ｄ）位相比較回路から出力される信号をフィルタリングすることにより、複数の遅延素子に印加すべき電圧を発生するフィルタ回路とを具備する。
【発明の効果】
【００２８】
本発明によれば、多相クロック信号に含まれている２つのクロック信号の位相差を位相比較回路によって直接比較すると共に、位相差が４π以上のときに発生し易いフォールスロックを制御回路によって防止するので、ＤＬＬ全体の応答速度及びロック精度を改善することができる。
【発明を実施するための最良の形態】
【００２９】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
【００３０】
図８は、本発明の第１の実施形態に係る半導体集積回路に含まれている高速シリアルディジタル伝送信号の受信回路を示すブロック図である。この受信回路は、伝送クロック信号に基づいて第１番目〜第（Ｎ＋１）番目のクロック信号を含む多相クロック信号を発生するＤＬＬ８００と、これらの多相クロック信号を用いてシリアルデータをパラレルデータに変換するシリアルパラレル変換回路８１０とを有している。
【００３１】
ＤＬＬ８００は、第１番目のクロック信号の位相と第（Ｎ＋１）番目のクロック信号の位相とを比較することにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／Ｎ倍となってロックするように、多相クロック信号の遅延時間を制御する。ここでは、シリアル化された１キャラクタのデータに含まれるシンボルビット数を８ビットとしているので、受信回路は、多相クロック信号として８相のクロック信号を発生する。
【００３２】
ＤＬＬ８００は、入力される伝送クロック信号に基づいて等しい位相差を有する多相クロック信号φ０〜φ８を発生する電圧制御ディレイライン８０３と、第１番目のクロック信号φ０の位相と第９番目のクロック信号φ８の位相とを比較する位相比較回路８０７と、位相比較回路８０７の比較動作を制御する比較制御信号発生回路８０６と、位相比較回路８０７の出力信号が入力されるフィルタ回路８０９とを含んでいる。
【００３３】
フィルタ回路８０９の出力信号は、電圧制御ディレイライン８０３に遅延制御電圧として供給され、ネガティブフィードバックの制御系が構成される。この遅延制御電圧によって、電圧制御ディレイライン８０３における信号遅延時間が制御される。ここで、フィルタ回路８０９は、ＤＬＬの応答特性を調整する為のものであり、例えば、信号線と接地電位との間に接続された容量（キャパシタ）が用いられる。
【００３４】
比較制御信号発生回路８０６は、多相クロック信号φ０〜φ８に基づいて比較制御信号を発生し、クロック信号φ０とクロック信号φＮとの位相差が所定の範囲を超えたときに位相比較回路８０７の動作を制御している。これにより、フォールスロックが回避される。
【００３５】
シリアルパラレル変換回路８１０は、このようにして発生された多相クロック信号φ０〜φ７を用いてシリアルデータをサンプリングした後、サンプリングされたシリアルデータを復号することにより、入力されたシリアルデータをパラレルデータに変換する。
【００３６】
図９は、図８に示す受信回路におけるＤＬＬ用の位相比較回路の構成を示す図である。この位相比較回路は、２つのダイナミック型Ｄラッチ回路９０１及び９０２と、Ｄラッチ回路９０１及び９０２にデータをそれぞれ供給する第１の論理回路９０３及び第２の論理回路９０４と、Ｄラッチ回路９０２の出力データＤＮバーを反転して反転データ（位相比較信号）ＤＮを出力するインバータ９０５と、Ｄラッチ回路９０１の出力データ（位相比較信号）ＵＰバーがゲートに供給されるＰチャネルトランジスタ９０７と、インバータ９０５から出力される位相比較信号ＤＮがゲートに供給されるＮチャネルトランジスタ９０８と、トランジスタ９０７及び９０８に電流を供給する電流源９０６及び９０９とを含んでいる。
【００３７】
図１０は、図９に示す位相比較回路に用いられるダイナミック型Ｄラッチ回路の構成を示す図である。このように、ダイナミック型Ｄラッチ回路９０１及び９０２の各々は、トランジスタ６個による簡単な構成となっているので、高速に動作することができる。また、図９に示す位相比較回路８０７は、同じ構成の２つのダイナミック型Ｄラッチ回路９０１及び９０２を用いることにより、高精度な動作を行うことができる。
【００３８】
図９に示すように、第１の論理回路９０３は、ＮＯＲ回路で構成されており、Ｄラッチ回路９０１の出力データＵＰバー又はＤラッチ回路９０２の出力データＤＮバーがハイレベルであるときに、ローレベルのデータをＤラッチ回路９０１に供給する。Ｄラッチ回路９０１は、入力データがローレベルであるときに第１番目のクロック信号φ０が立ち上ると、出力データをローレベルにセットする。その後、入力データがハイレベルになると、Ｄラッチ回路９０１がリセットされて、出力データがハイレベルとなる。
【００３９】
第２の論理回路９０４は、ＯＲ回路とＮＡＮＤ回路とが結合されたものであり、各入力信号が通過するトランジスタの数が、第１の論理回路９０３におけるのと等しくなるように設計されている。従って、各入力信号に加えられる遅延時間も、第１の論理回路９０３におけるのとほぼ等しくなる。
【００４０】
第２の論理回路９０４は、比較制御信号ＳＣがハイレベルであり、かつ、Ｄラッチ回路９０１の出力データＵＰバー又はＤラッチ回路９０２の出力データＤＮバーがハイレベルであるときに、ローレベルのデータをＤラッチ回路９０２に供給する。Ｄラッチ回路９０２は、入力データがローレベルであるときに第９番目のクロック信号φ８が立ち上ると、出力データをローレベルにセットする。その後、入力データがハイレベルになると、Ｄラッチ回路９０２がリセットされて、出力データがハイレベルとなる。
【００４１】
さらに、第２の論理回路９０４は、比較制御信号ＳＣに従って、Ｄラッチ回路９０２を独自に制御することができる。即ち、第２の論理回路９０４は、比較制御信号ＳＣがローレベルであるときに、出力信号をハイレベルとする。これにより、Ｄラッチ回路９０２がリセットされて出力データがハイレベルを維持し、インバータ９０５から出力される位相比較信号ＤＮはローレベルを維持する。それと共に、ダイナミック型Ｄラッチ回路９０１がリセットされなくなって、出力データＵＰバーがローレベルを維持する。
【００４２】
図１１は、図８に示す受信回路における多相クロック信号、比較制御信号及び位相比較信号の波形と、比較制御信号を発生するために用いられる論理式とを示す図である。位相比較信号ＵＰバーは、クロック信号φ０の立上がりにおいて一旦ローレベルにセットされるが、第１の論理回路９０３の出力信号がすぐにハイレベルとなるので、リセットされて再びハイレベルとなる。また、位相比較信号ＤＮは、クロック信号φ８の立上がりにおいて一旦ハイレベルにセットされるが、第２の論理回路９０４の出力信号がすぐにハイレベルとなるので、リセットされて再びローレベルとなる。
【００４３】
比較制御信号ＳＣは、多相クロック信号に含まれているクロック信号φ２〜φ６に基づいて発生される。図１１に示すように、多相クロック信号に含まれているクロック信号φ０とφ８との位相差が２π（３６０°）近傍である場合には、比較制御信号ＳＣは、位相比較回路の動作に影響を及ぼさない。
【００４４】
図１２Ａは、図８に示す受信回路において、多相クロック信号に含まれているクロック信号φ８の位相が図１１に示す状態よりも遅れた場合における比較制御信号及び位相比較信号の波形を示す図であり、図１２Ｂは、クロック信号φ８の位相が図１１に示す状態よりも進んだ場合における比較制御信号及び位相比較信号の波形を示す図である。
【００４５】
図１２Ａに示すように、クロック信号φ０とクロック信号φ８との位相差が２π（３６０°）より大きくなって所定の範囲にある場合には、比較制御信号ＳＣがローレベルとなる。これにより、位相比較信号ＤＮは常にローレベルとなり、位相比較信号ＵＰバーもリセットされずにローレベルを維持する。従って、図９に示すトランジスタ９０７がオン状態となり、トランジスタ９０８がオフ状態となって、出力端子８０８の電圧が上昇し、位相差がちょうど２πになるまで電圧制御ディレイライン８０３（図８）における信号遅延時間が短くなるように制御される。
【００４６】
図５に示す位相比較回路においては、クロック信号φ０とクロック信号φ８との位相差が４πになると、実際の位相差よりも２π小さい位相差が検出されていた。しかしながら、本実施形態においては、クロック信号φ０とφ８との位相差が４π以上になっても、位相比較信号ＵＰバー及びＤＮがローレベルを維持するので、位相差を減少させるように制御系が働く。
【００４７】
図１２Ｂに示すように、クロック信号φ０とクロック信号φ８との位相差が２π（３６０°）より小さい場合には、従来と同様に、クロック信号φ８の立上がりにおいて位相比較信号ＤＮがハイレベルにセットされ、クロック信号φ０の立上がりの直後において位相比較信号ＤＮがローレベルにリセットされる。位相比較信号ＵＰバー及びＤＮがハイレベルである期間においては、図９に示すトランジスタ９０７がオフ状態となり、トランジスタ９０８がオン状態となって、出力端子８０８の電圧が下降し、位相差がちょうど２πになるまで電圧制御ディレイライン８０３（図８）における信号遅延時間が長くなるように制御される。なお、電圧制御ディレイライン８０３における信号遅延時間がゼロになることは通常は有り得ないので、クロック信号φ０とクロック信号φ８との位相差がゼロとなってフォールスロックする心配はない。
【００４８】
以上述べたように、本実施形態においては、クロック信号φ０の立上がりエッジとクロック信号φ８の立上がりエッジとを直接比較することにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に伝送クロック信号の周期の１／Ｎ倍となるようにＤＬＬをロックすることができる。従って、従来問題であった比較クロック信号発生回路の位相誤差が位相比較回路の比較誤差に重畳されることがなく、ＤＬＬ全体の位相検出特性を向上させることが可能となる。
【００４９】
次に、本発明の第２の実施形態について説明する。
図１３は、本発明の第２の実施形態に係る半導体集積回路に含まれている高速シリアルディジタル伝送信号の受信回路を示すブロック図である。本実施形態においては、比較制御信号発生回路８２６が、第１の比較制御信号ＳＣ１及び第２の比較制御信号ＳＣ２を発生し、位相比較回路８２７が、第１の比較制御信号ＳＣ１及び第２の比較制御信号ＳＣ２に従って、クロック信号φ０の位相とクロック信号φ８の位相とを比較する。その他に関しては、第１の実施形態と同様である。
【００５０】
図１４は、図１３に示す受信回路におけるＤＬＬ用の位相比較回路の構成を示す図である。この位相比較回路は、２つのダイナミック型Ｄラッチ回路９０１及び９０２と、Ｄラッチ回路９０１及び９０２をそれぞれリセットする第１の論理回路９２３及び第２の論理回路９０４と、Ｄラッチ回路９０２の出力信号ＤＮバーを反転して反転信号（位相比較信号）ＤＮを出力するインバータ９０５と、Ｄラッチ回路９０１の出力信号（位相比較信号）ＵＰバーがゲートに供給されるＰチャネルトランジスタ９０７と、インバータ９０５から出力される位相比較信号ＤＮがゲートに供給されるＮチャネルトランジスタ９０８と、トランジスタ９０７及び９０８に電流を供給する電流源９０６及び９０９とを含んでいる。
【００５１】
第１の論理回路９２３は、第２の論理回路９０４と同様に、ＯＲ回路とＮＡＮＤ回路とが結合されたものである。第１の論理回路９２３は、第１の比較制御信号ＳＣ１がハイレベルであり、かつ、位相比較信号ＵＰバー又は位相比較信号ＤＮバーがハイレベルであるときに、ローレベルのデータをＤラッチ回路９０１に供給する。Ｄラッチ回路９０１は、入力データがローレベルであるときに第１番目のクロック信号φ０が立ち上ると、出力データをローレベルにセットする。その後、入力データがハイレベルになると、Ｄラッチ回路９０１がリセットされて、出力データがハイレベルとなる。
【００５２】
第２の論理回路９０４は、第２の比較制御信号ＳＣ２がハイレベルであり、かつ、位相比較信号ＵＰバー又は位相比較信号ＤＮバーがハイレベルであるときに、ローレベルのデータをＤラッチ回路９０２に供給する。Ｄラッチ回路９０２は、入力データがローレベルであるときに第９番目のクロック信号φ８が立ち上ると、出力データをローレベルにセットする。その後、入力データがハイレベルになると、Ｄラッチ回路９０２がリセットされて、出力データがハイレベルとなる。
【００５３】
さらに、第１の論理回路９２３及び第２の論理回路９０４は、第１及び第２の比較制御信号ＳＣ１及びＳＣ２に従って、ダイナミック型Ｄラッチ回路９０１及び９０２をそれぞれ独自に制御することができる。
【００５４】
クロック信号φ０とクロック信号φ８との位相差が２πより小さくなって第１の所定の範囲にある場合には、第１の比較制御信号ＳＣ１がローレベルとなり、第１の論理回路９２３は、出力信号をハイレベルとする。これにより、Ｄラッチ回路９０１から出力される位相比較信号ＵＰバーがリセットされてハイレベルを維持する。また、Ｄラッチ回路９０２の出力信号ＤＮバーがリセットされずにローレベルを維持し、インバータ９０５から出力される位相比較信号ＤＮはハイレベルを維持する。従って、図１４に示すトランジスタ９０７がオフ状態となり、トランジスタ９０８がオン状態となって、出力端子８０８の電圧が下降し、位相差がちょうど２πになるまで電圧制御ディレイライン８０３（図１３）における信号遅延時間が長くなるように制御される。
【００５５】
一方、クロック信号φ０とクロック信号φ８との位相差が２πより大きくなって第２の所定の範囲にある場合には、第２の比較制御信号ＳＣ２がローレベルとなり、第２の論理回路９０３は、出力信号をハイレベルとする。これにより、Ｄラッチ回路９０２から出力される位相比較信号ＤＮバーがリセットされてハイレベルを維持し、インバータ９０５から出力される位相比較信号ＤＮはローレベルを維持する。また、Ｄラッチ回路９０１から出力される位相比較信号ＵＰバーがリセットされずにローレベルを維持する。従って、図１４に示すトランジスタ９０７がオン状態となり、トランジスタ９０８がオフ状態となって、出力端子８０８の電圧が上昇し、位相差がちょうど２πになるまで電圧制御ディレイライン８０３（図１３）における信号遅延時間が短くなるように制御される。
【００５６】
図１５は、図１３に示す受信回路における多相クロック信号及び比較制御信号の波形と、比較制御信号を発生するために用いられる論理式とを示す図である。第１の比較制御信号ＳＣ１は、多相クロック信号に含まれているクロック信号φ３〜φ５に基づいて発生される。また、第２の比較制御信号ＳＣ２は、多相クロック信号に含まれているクロック信号φ２〜φ６に基づいて発生される。図１５に示すように、多相クロック信号に含まれているクロック信号φ０とφ８との位相差が２π近傍である場合には、第１の比較制御信号ＳＣ１及び第２の比較制御信号ＳＣ２は、位相比較回路の動作に影響を及ぼさない。
【００５７】
図１３−１５に示す本発明の第２の実施形態においては、比較制御信号を用いて位相比較動作の制御を行う範囲を、クロック信号φ０とφ８との位相差が大きくなる方向（位相遅れ側）に加えて、位相差が小さくなる方向（位相進み側）にも設けているので、位相差が小さくなる方向にフォールスロックが発生する可能性のある受信回路においても、フォールスロックを確実に防止することができる。
【００５８】
本発明に係る半導体集積回路を用いることにより、高速シリアルディジタル伝送信号の受信回路において、送信回路の電源電圧の変動や伝送線路への外乱等により伝送クロック信号にジッターが発生した場合においてもジッターへの追随性が良い多相クロック信号発生回路を実現することが可能であり、ＤＬＬ全体の位相検出特性を大幅に向上させることができる。
【００５９】
以上、本発明は実施形態に基づいて説明されたが、本発明は上述の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更可能である。例えば、位相比較回路を構成するダイナミック型Ｄラッチ回路に関して特定の回路を示して本発明の有効性を説明しているが、本発明は、同様の動作を行う他のダイナミック型Ｄラッチ回路を用いた場合においても有効且つ実現可能である。
【産業上の利用可能性】
【００６０】
本発明は、シリアル伝送されるディジタル信号の復調に用いられる多相クロック信号を発生するＤＬＬにおいて利用することができる。
【図面の簡単な説明】
【００６１】
【図１】従来の受信回路を示すブロック図である。
【図２】図１に示す受信回路におけるＤＬＬ用の位相比較回路を示す図である。
【図３】図１に示す受信回路における多相クロック信号及び位相比較用クロック信号の波形と、位相比較用のクロック信号を発生するために用いられる論理式とを示す図である。
【図４Ａ】図１に示す受信回路において、クロック信号の位相が遅れた場合における位相比較用クロック信号及び位相比較信号の波形を示す図である。
【図４Ｂ】クロック信号の位相が進んだ場合における位相比較用クロック信号及び位相比較信号の波形を示す図である。
【図５】従来のＰＬＬ用の位相比較回路の構成を示すブロック図である。
【図６】図５に示す位相比較回路に用いられるダイナミック型Ｄラッチ回路の構成を示す回路図である。
【図７】図５に示す位相比較回路の動作を示す波形図である。
【図８】本発明の第１の実施形態に係る半導体集積回路に含まれている高速シリアルディジタル伝送信号の受信回路を示すブロック図である。
【図９】図８に示す受信回路におけるＤＬＬ用の位相比較回路の構成を示す図である。
【図１０】図９に示す位相比較回路に用いられるダイナミック型Ｄラッチ回路の構成を示す回路図である。
【図１１】図８に示す受信回路における多相クロック信号、比較制御信号及び位相比較信号の波形と、比較制御信号を発生するために用いられる論理式とを示す図である。
【図１２Ａ】図８に示す受信回路において、クロック信号の位相が遅れた場合における比較制御信号及び位相比較信号の波形を示す図である。
【図１２Ｂ】クロック信号の位相が進んだ場合における比較制御信号及び位相比較信号の波形を示す図である。
【図１３】本発明の第２の実施形態に係る半導体集積回路に含まれている高速シリアルディジタル伝送信号の受信回路を示すブロック図である。
【図１４】図１３に示す受信回路におけるＤＬＬ用の位相比較回路の構成を示す図である。
【図１５】図１３に示す受信回路における多相クロック信号及び比較制御信号の波形と、比較制御信号を発生するために用いられる論理式とを示す図である。
【符号の説明】
【００６２】
８００ ＤＬＬ
８０３ 電圧制御ディレイライン
８０６、８２６ 比較制御信号発生回路
８０７、８２７ 位相比較回路
８０９ フィルタ回路
８１０ シリアルパラレル変換回路
９０１、９０２ Ｄラッチ回路
９０３、９２３ 第１の論理回路
９０４ 第２の論理回路
９０５ インバータ
９０６、９０９ 電流源
９０７、９０８ トランジスタ
Claims (8)
- 伝送クロック信号に同期してＮ相のクロック信号を発生する半導体集積回路であって、
印加される電圧に従って遅延時間が制御される直列接続された複数の遅延素子を含む遅延回路と、
前記遅延回路における第ｍ番目のクロック信号に同期してラッチ動作を行う第１のラッチ回路と、第（ｍ＋Ｎ）番目のクロック信号に同期してラッチ動作を行う第２のラッチ回路と、前記第１及び第２のラッチ回路の出力信号に基づいて前記第１のラッチ回路の入力信号を作成する第１の論理回路と、比較制御信号が活性化されているときに前記第１及び第２のラッチ回路の出力信号に基づいて前記第２のラッチ回路の入力信号を作成すると共に、比較制御信号が非活性化されているときに前記第２のラッチ回路に一定電圧を入力する第２の論理回路と、前記第１及び第２のラッチ回路の出力信号に基づいて信号を出力する出力回路とを含み、前記第１及び第２のラッチ回路のラッチタイミングにおいて比較制御信号が活性化されているときに第ｍ番目のクロック信号と第（ｍ＋Ｎ）番目のクロック信号との位相差に対応するデューティを有する信号を出力すると共に、前記第１及び第２のラッチ回路のラッチタイミングにおいて比較制御信号が非活性化されているときに所定の信号を出力する位相比較回路と、
前記遅延回路におけるＮ相のクロック信号の内から選択された複数のクロック信号の論理和と論理積と反転との組合せによる論理演算のみに基づいて、該位相差が所定の範囲を超えた場合に前記位相比較回路が前記遅延回路における遅延時間を短くする信号を出力するように比較制御信号を発生する比較制御信号発生回路と、
前記位相比較回路から出力される信号をフィルタリングすることにより、前記複数の遅延素子に印加すべき電圧を発生するフィルタ回路と、
を具備する半導体集積回路。 - 前記第１の論理回路が、前記第１のラッチ回路の出力信号又は前記第２のラッチ回路の出力信号が第１のレベルであるときに、前記第１のラッチ回路の入力信号を第２のレベルとし、
前記第２の論理回路が、比較制御信号が活性化されているときに前記第１及び第２のラッチ回路の出力信号が第１のレベルであるときに、前記第２のラッチ回路の入力信号を第２のレベルとすると共に、比較制御信号が非活性化されているときに、前記第２のラッチ回路の入力信号を第１のレベルとする、請求項１記載の半導体集積回路。 - 前記比較制御信号発生回路が、少なくとも該位相差が４πである場合に前記位相比較回路が前記遅延回路における遅延時間を短くする信号を出力するように比較制御信号を発生する、請求項１記載の半導体集積回路。
- Ｎ＝８である場合に、前記比較制御信号発生回路が、第３番目のクロック信号と第５番目のクロック信号の反転信号との論理積と、第４番目のクロック信号と第６番目のクロック信号の反転信号との論理積と、第５番目のクロック信号と第７番目のクロック信号の反転信号との論理積とを求め、さらに、これら３つの論理積の論理和を求めることにより比較制御信号を発生する、請求項１記載の半導体集積回路。
- 伝送クロック信号に同期してＮ相のクロック信号を発生する半導体集積回路であって、
印加される電圧に従って遅延時間が制御される直列接続された複数の遅延素子を含む遅延回路と、
前記遅延回路における第ｍ番目のクロック信号に同期してラッチ動作を行う第１のラッチ回路と、第（ｍ＋Ｎ）番目のクロック信号に同期してラッチ動作を行う第２のラッチ回路と、第１の比較制御信号が活性化されているときに前記第１及び第２のラッチ回路の出力信号に基づいて前記第１のラッチ回路の入力信号を作成すると共に、第１の比較制御信号が非活性化されているときに前記第１のラッチ回路に一定電圧を入力する第１の論理回路と、第２の比較制御信号が活性化されているときに前記第１及び第２のラッチ回路の出力信号に基づいて前記第２のラッチ回路の入力信号を作成すると共に、第２の比較制御信 号が非活性化されているときに前記第２のラッチ回路に一定電圧を入力する第２の論理回路と、前記第１及び第２のラッチ回路の出力信号に基づいて信号を出力する出力回路とを含み、前記第１及び第２のラッチ回路のラッチタイミングにおいて第１及び第２の比較制御信号がそれぞれ活性化されているときに第ｍ番目のクロック信号と第（ｍ＋Ｎ）番目のクロック信号との位相差に対応するデューティを有する信号を出力すると共に、前記第１及び第２のラッチ回路のラッチタイミングにおいて第１及び第２の比較制御信号がそれぞれ非活性化されているときに所定の信号を出力する位相比較回路と、
前記遅延回路におけるＮ相のクロック信号の内から選択された複数のクロック信号の論理和と論理積と反転との組合せによる論理演算のみに基づいて、該位相差が所定の範囲を超えた場合に前記位相比較回路が前記遅延回路における遅延時間を短くする信号を出力するように第１及び第２の比較制御信号を発生する比較制御信号発生回路と、
前記位相比較回路から出力される信号をフィルタリングすることにより、前記複数の遅延素子に印加すべき電圧を発生するフィルタ回路と、
を具備する半導体集積回路。 - 前記第１の論理回路が、第１の比較制御信号が活性化されているときに前記第１のラッチ回路の出力信号又は前記第２のラッチ回路の出力信号が第１のレベルであるときに、前記第１のラッチ回路の入力信号を第２のレベルとすると共に、第１の比較制御信号が非活性化されているときに、前記第２のラッチ回路の入力信号を第１のレベルとし、
前記第２の論理回路が、第２の比較制御信号が活性化されているときに前記第１及び第２のラッチ回路の出力信号が第１のレベルであるときに、前記第２のラッチ回路の入力信号を第２のレベルとすると共に、第２の比較制御信号が非活性化されているときに、前記第２のラッチ回路の入力信号を第１のレベルとする、請求項５記載の半導体集積回路。 - 前記比較制御信号発生回路が、少なくとも該位相差が４πである場合に前記位相比較回路が前記遅延回路における遅延時間を短くする信号を出力するように第１及び第２の比較制御信号を発生する、請求項５記載の半導体集積回路。
- Ｎ＝８である場合に、前記比較制御信号発生回路が、第４番目のクロック信号と第５番目のクロック信号と第６番目のクロック信号との論理和を求めることにより第１の比較制御信号を発生すると共に、第３番目のクロック信号と第５番目のクロック信号の反転信号との論理積と、第４番目のクロック信号と第６番目のクロック信号の反転信号との論理積と、第５番目のクロック信号と第７番目のクロック信号の反転信号との論理積とを求め、さらに、これら３つの論理積の論理和を求めることにより第２の比較制御信号を発生する、請求項５記載の半導体集積回路。
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