JP4745127B2 - クロック切替回路 - Google Patents
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Description
本実施の形態においては、上述の図12に示した従来のクロック切替回路において、短パルスを発生させないようクロック切り替えを制御する制御部を設けるものである。図1は、本発明の実施の形態にかかるクロック切替回路1を示すブロック図である。入力信号CLKTとCLKBは、お互いの位相が180°異なる外部入力クロック信号である。CLKT、CLKBの入力に対し、それぞれPLL回路2、3が1台ずつ、合計2台搭載されている。以下、CLKTが入力されるPLL回路をT側PLL回路2、CLKBが入力されるPLL回路をB側PLL回路3という。B側PLL回路3は、第1の位相調整回路又は第1のPLL回路として、T側PLL回路2は、第2の位相調整回路又は第2のPLL回路として設けられる。
次に、実施の形態2について説明する。本実施の形態においては、PLLイネーブル信号DLLEにより、外部クロックCLKT、CLKBと、内部クロックPLTT、PLTBとを切り替えるものである。PLLイネーブル信号は、外部クロックCLKT、CLKBや、内部クロックPLTT、PLTBとは非同期に外部から入力され、クロックの切り替えを指示する非同期切替指示信号である。
次に、本発明の実施の形態3について説明する。本実施の形態は、外部クロックが停止された時にも、同様な切り替え回路により短パルスが発生させることがないクロック切替回路にかかる。図11は、本実施の形態にかかるクロック切替回路を示すブロック図である。本実施の形態かかるクロック切替回路51においては、図6に示すクロック切替回路の各外部クロックに対し、第1、第2の停止制御部としてのクロック・リセット判定回路52、54を設けたものである。また、本実施の形態にかかるクロック制御回路53、55は、実施の形態2にかかるクロック制御回路43、33と異なり、クロック・リセット判定回路52、54からのそれぞれクロック・リセット信号CRST、CRSBが供給される。
2,3 PLL回路
4,8 バッファ
5,9,17 クロックツリー
6,10,18 出力バッファ
7,11 遅延回路
12,42 Lock判定回路
13,33,43,53,55 クロック制御回路
14,44,45,46,47 マルチプレクサ
15 インバータ
16,48 トランスファゲート
21 位相比較器
22 チャージポンプ回路
23 ローパスフィルタ
24 電圧制御発振器
Claims (14)
- 位相が異なる複数のクロックを切り替え出力するクロック切替回路であって、
第1の外部クロックが入力され第1の位相調整クロックを出力する第1の位相調整回路と、
前記第1の位相調整クロック、又は当該第1の位相調整クロックとは位相が異なる他のクロックを選択出力する選択部と、
前記第1の位相調整クロック及び他のクロックとは非同期の非同期切替指示信号に基づき前記選択部を切り替え制御する切替制御部とを有し、
前記切替制御部は、前記非同期切替指示信号が入力されると、前記第1の位相調整クロックの位相を所定値オフセットさせたオフセットクロックに同期して前記選択部の出力を切り替えさせるクロック切替回路。 - 前記第1の外部クロックとは位相が異なる第2の外部クロックが入力され第2の位相調整クロックを出力する第2の位相調整回路を有し、
前記選択部は、前記第1の位相調整クロック、又は前記第2の位相調整クロックの反転信号を選択出力する
ことを特徴とする請求項1記載のクロック切替回路。 - 前記第1及び第2の位相調整回路は、それぞれ第1のPLLクロックを出力する第1のPLL回路、及び第2のPLLクロックを出力する第2のPLL回路であって、
前記第1のPLL回路のロック状態を検出するロック状態検出回路を有し、
前記ロック状態検出回路は、前記第1のPLL回路がロック状態になったことを検出すると前記非同期切替指示信号として検出信号を出力し、
前記切替制御部は、前記検出信号が入力されると、前記オフセットクロックに同期して前記選択部の出力を、前記第2のPLLクロックの反転信号から前記第1のPLLクロックに切り替えさせる
ことを特徴とする請求項1又は2記載のクロック切替回路。 - 前記第1の外部クロックは前記第2の外部クロックとは位相が180°異なるクロックである
ことを特徴とする請求項1乃至3のいずれか1項記載のクロック切替回路。 - 前記第1及び第2のPLL回路は、それぞれ前記第1及び第2の外部クロックとは所定の位相差を有するそれぞれ前記第1及び第2のPLLクロックを出力させる帰還パスを有する
ことを特徴とする請求項2又は3記載のクロック切替回路。 - 第1の外部クロック又は第1の内部クロックを選択出力する第1の外内クロック選択部と、
前記第1の外部クロックとは位相が異なる第2の外部クロックが入力され第1のPLLクロックを出力するPLL回路と、
前記第2の外部クロック又は前記第1の内部クロックとは位相が異なる第2の内部クロックである第2のPLLクロックを選択出力する第2の外内クロック選択部と、
前記第1及び第2の外部クロックとは非同期で外部から供給される非同期切替指示信号に基づきそれぞれ前記第1及び第2の外内クロック選択部の切り替えを制御するそれぞれ第1及び第2の切替制御部とを有し、
前記第1及び第2の切替制御部は、前記非同期切替指示信号が入力されると、それぞれ前記第1及び第2のPLLクロックの位相を所定値オフセットさせたそれぞれ第1及び第2のオフセットクロックに同期して、前記第1及び第2の外内クロック選択部の出力を切り替えさせるクロック切替回路。 - 前記第1の内部クロックは、前記PLLクロックの反転信号である
ことを特徴とする請求項6記載のクロック切替回路。 - 前記第1の外部クロックが入力され第1のPLLクロックを出力する第1のPLL回路と、
前記第1の内部クロックを選択出力する選択部とを有し、
前記PLL回路は、第2のPLLクロックを出力する第2のPLL回路であって、
前記選択部は、前記第1のPLLクロック又は前記第2のPLLクロックの反転信号を前記第1の内部クロックとして選択出力する
ことを特徴とする請求項6記載のクロック切替回路。 - 前記第1のPLL回路のロック状態を検出する第1のロック状態検出回路を有し、
前記第1のロック状態検出回路は、前記第1のPLL回路がロック状態を検出すると前記第1のPLLクロックとは非同期の検出信号を出力し、
前記第1の切替制御部は、前記検出信号が入力されると、前記第1のオフセットクロックに同期して前記選択部の出力を、前記第2のPLLクロックの反転信号から第1のPLLクロックに切り替えさせる
ことを特徴とする請求項8記載のクロック切替回路。 - 前記第1及び第2のPLL回路は、
前記外部クロックとは所定の位相差を有するPLLクロックを出力するよう帰還する第1の帰還パスと、前記外部クロックと同相になるよう帰還する第2の帰還パスと、前記第1及び第2の帰還パスを切り替える帰還パス選択部とを有し、
第1及び第2の切替制御部は、前記非同期切替指示信号が入力されると、それぞれ前記第1及び第2のオフセットクロックに同期して、それぞれ第1のPLL回路の帰還パス選択部、及び第2のPLL回路の帰還パス選択部の切り替えを制御する
ことを特徴とする請求項8又は9項記載のクロック切替回路。 - 前記第1の外部クロックは前記第2の外部クロックとは位相が180°異なるクロックである
ことを特徴とする請求項8乃至10のいずれか1項記載のクロック切替回路。 - 前記第2のPLL回路のロック状態を検出する第2のロック状態検出回路を有し、
前記第1及び第2内部クロックを出力中に前記非同期切替指示信号が入力されると、前記第1の切替制御部は、前記選択部の選択を前記第1のPLLクロックから前記第2のPLLクロックの反転信号に切り替えさせ、
前記第1及び第2の切替制御部は、それぞれ第1及び第2の帰還パス選択部に前記第2の帰還パスを選択させ、
前記第1及び第2のロック検出回路がそれぞれロック状態を検出して検出信号を出力すると、前記第1及び第2の切替制御部は、前記第1及び第2の外内クロック選択部にそれぞれ第1及び第2の外部クロックを選択出力させる
ことを特徴とする請求項8乃至11のいずれか1項記載のクロック切替回路。 - 前記第1及び第2の外部クロックを出力中に前記非同期切替指示信号が入力されると、前記第1及び第2の切替制御部は、それぞれ第1及び第2の帰還パス選択部に前記第1の帰還パスを選択させ、前記第1及び第2の外内クロック選択部にそれぞれ前記第1及び第2の外部クロックを選択出力させ、
前記第1のロック検出回路がロック状態を検出して検出信号を出力すると、前記第1の切替制御部は、前記選択部の選択を前記第2のPLLクロックの反転信号から第1のPLLクロックに切り替えさせる
ことを特徴とする請求項8乃至11のいずれか1項記載のクロック切替回路。 - 前記第1及び第2の外部クロックの周波数を検出するそれぞれ第1及び第2の停止制御部を有し、
前記第1及び第2の停止制御部は、それぞれ前記第1及び第2の外部クロックの周波数が所定値未満になるとこれを検出してそれぞれ第1及び第2の停止制御信号を出力し、
前記第1及び第2の切替制御部は、それぞれ前記第1及び第2の停止制御信号に基づき、前記第1及び第2のオフセットクロックに同期してそれぞれ前記第1及び第2のPLL回路が停止するよう制御する
ことを特徴とする請求項8乃至11のいずれか1項記載のクロック切替回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006142733A JP4745127B2 (ja) | 2006-05-23 | 2006-05-23 | クロック切替回路 |
US11/798,091 US7759990B2 (en) | 2006-05-23 | 2007-05-10 | Clock switching circuit |
CNA2007101042533A CN101079625A (zh) | 2006-05-23 | 2007-05-23 | 时钟切换电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006142733A JP4745127B2 (ja) | 2006-05-23 | 2006-05-23 | クロック切替回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007316723A JP2007316723A (ja) | 2007-12-06 |
JP2007316723A5 JP2007316723A5 (ja) | 2010-03-04 |
JP4745127B2 true JP4745127B2 (ja) | 2011-08-10 |
Family
ID=38748949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006142733A Expired - Fee Related JP4745127B2 (ja) | 2006-05-23 | 2006-05-23 | クロック切替回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7759990B2 (ja) |
JP (1) | JP4745127B2 (ja) |
CN (1) | CN101079625A (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100511089C (zh) * | 2007-04-20 | 2009-07-08 | 威盛电子股份有限公司 | 时钟切换电路及时钟信号切换的方法 |
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CN113568472A (zh) * | 2021-08-04 | 2021-10-29 | 上海壁仞智能科技有限公司 | 时钟阶段控制电路以及时钟阶段控制方法 |
CN113900478B (zh) * | 2021-10-19 | 2023-11-14 | 天津津航计算技术研究所 | 一种适用于SoC芯片的时钟模块设计方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2000137699A (ja) | 1998-10-30 | 2000-05-16 | Nec Kyushu Ltd | マイクロコンピュータ |
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-
2006
- 2006-05-23 JP JP2006142733A patent/JP4745127B2/ja not_active Expired - Fee Related
-
2007
- 2007-05-10 US US11/798,091 patent/US7759990B2/en not_active Expired - Fee Related
- 2007-05-23 CN CNA2007101042533A patent/CN101079625A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN101079625A (zh) | 2007-11-28 |
JP2007316723A (ja) | 2007-12-06 |
US7759990B2 (en) | 2010-07-20 |
US20070273410A1 (en) | 2007-11-29 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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R150 | Certificate of patent or registration of utility model |
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