JP2520560B2 - 位相比較回路 - Google Patents
位相比較回路Info
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- JP2520560B2 JP2520560B2 JP5095725A JP9572593A JP2520560B2 JP 2520560 B2 JP2520560 B2 JP 2520560B2 JP 5095725 A JP5095725 A JP 5095725A JP 9572593 A JP9572593 A JP 9572593A JP 2520560 B2 JP2520560 B2 JP 2520560B2
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- JP
- Japan
- Prior art keywords
- phase comparison
- exclusive
- output
- gate
- clock signal
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Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明は、位相比較回路に関し、
特に、CMI(Code Mark Inversion )符号からクロッ
クを抽出するPLL(Phase Lock Loop )の位相比較回
路に関する。
特に、CMI(Code Mark Inversion )符号からクロッ
クを抽出するPLL(Phase Lock Loop )の位相比較回
路に関する。
【0002】
【従来の技術】CMI符号は、1タイムスロットを2つ
に分割し、符号“0”に対して“01”を対応させ、符
号“1”に対して“00”と“11”とを交互に対応さ
せる符号である。このCMI符号からクロック信号を抽
出する回路として、セラミックフィルタを用いたものも
あるが、小型化及び低価格化を考えると、集積回路上の
PLLとして実現することが望ましい。
に分割し、符号“0”に対して“01”を対応させ、符
号“1”に対して“00”と“11”とを交互に対応さ
せる符号である。このCMI符号からクロック信号を抽
出する回路として、セラミックフィルタを用いたものも
あるが、小型化及び低価格化を考えると、集積回路上の
PLLとして実現することが望ましい。
【0003】一般に、PLLは、位相比較回路、ループ
フィルタ、及び電圧制御発振回路(VCO)で構成され
ている。PLLに使用される従来のCMI符号用位相比
較回路を図3に示す。この位相比較回路は、エッジ検出
回路31、フリップフロップ32、33、及び排他的論
理和ゲート34を有している。
フィルタ、及び電圧制御発振回路(VCO)で構成され
ている。PLLに使用される従来のCMI符号用位相比
較回路を図3に示す。この位相比較回路は、エッジ検出
回路31、フリップフロップ32、33、及び排他的論
理和ゲート34を有している。
【0004】エッジ検出回路31は、例えば、遅延回路
と排他的論理和(ExOR)ゲートで構成され、入力さ
れたCMI符号と、遅延回路で遅延させたCMI符号と
の排他的論理和をとる。これにより、入力されたCMI
符号の立ち上がり及び立ち下がりに対応し、遅延回路の
遅延時間に比例したパルス幅を有するパルス信号が得ら
れる。
と排他的論理和(ExOR)ゲートで構成され、入力さ
れたCMI符号と、遅延回路で遅延させたCMI符号と
の排他的論理和をとる。これにより、入力されたCMI
符号の立ち上がり及び立ち下がりに対応し、遅延回路の
遅延時間に比例したパルス幅を有するパルス信号が得ら
れる。
【0005】フリップフロップ32は、C端子にVCO
からのクロック信号(VCO CLK)を入力させ、Q
バー出力をD端子に入力させることによって、VCO
CLKを2分周する。
からのクロック信号(VCO CLK)を入力させ、Q
バー出力をD端子に入力させることによって、VCO
CLKを2分周する。
【0006】フリップフロップ33は、エッジ検出回路
31からのパルス信号をC端子に、フリップフロップ3
2のQバー出力をD端子の入力としている。
31からのパルス信号をC端子に、フリップフロップ3
2のQバー出力をD端子の入力としている。
【0007】排他的論理和(ExOR)ゲートは、フリ
ップフロップ32のQ出力と、フリップフロップ33の
Q出力との排他的論理和をとり、位相比較出力として出
力する。
ップフロップ32のQ出力と、フリップフロップ33の
Q出力との排他的論理和をとり、位相比較出力として出
力する。
【0008】次に、図3及び図4を参照して、この位相
比較回路の動作を説明する。この位相比較回路には、図
4(a)に示すCMI符号と、図4(b)に示すVCO
CLKとが入力される。ここでは、CMI符号とし
て、“01”、“01”、“00”、及び“11”が連
続した符号を考える。また、VCO CLKは、その立
ち下がりが、CMI符号の変化点と一致しているものと
する。
比較回路の動作を説明する。この位相比較回路には、図
4(a)に示すCMI符号と、図4(b)に示すVCO
CLKとが入力される。ここでは、CMI符号とし
て、“01”、“01”、“00”、及び“11”が連
続した符号を考える。また、VCO CLKは、その立
ち下がりが、CMI符号の変化点と一致しているものと
する。
【0009】エッジ検出回路31は、図4(a)に示す
CMI符号の立ち上り及び立ち下がりを検出して図4
(c)に示すパルス信号を出力する。また、フリップフ
ロップ32は、図4(b)に示すVCO CLKを2分
周してQ出力に図4(d)に示す波形の信号、Qバー出
力に図4(e)に示す波形の信号を出力する。フリップ
フロップ33は、図4(e)に示す波形の信号を図4
(c)に示すパルス信号で取り込み、図4(f)に示す
波形の信号を出力する。そして、ExORゲート34
は、図4(d)と図4(f)に示す信号の排他的論理和
をとり図4(g)に示す位相比較出力を出力する。
CMI符号の立ち上り及び立ち下がりを検出して図4
(c)に示すパルス信号を出力する。また、フリップフ
ロップ32は、図4(b)に示すVCO CLKを2分
周してQ出力に図4(d)に示す波形の信号、Qバー出
力に図4(e)に示す波形の信号を出力する。フリップ
フロップ33は、図4(e)に示す波形の信号を図4
(c)に示すパルス信号で取り込み、図4(f)に示す
波形の信号を出力する。そして、ExORゲート34
は、図4(d)と図4(f)に示す信号の排他的論理和
をとり図4(g)に示す位相比較出力を出力する。
【0010】
【発明が解決しようとする課題】従来の位相比較回路で
は、エッジ検出回路31の出力は、図4(c)に示すよ
うに、入力されるCMI符号が“00”及び“11”の
ときは、CMI符号が“01”のときに比べて1/2の
周期になる。このため、フリップフロップ33は、2分
周VCO CLKの“1”のみを読み込むことになり、
フリップフロップ33の出力は“1”が連続する。即
ち、図4(c)の信号に含まれていたCMI符号の位相
情報が図4(f)の信号では一部失われることになる。
この結果、ExORゲート34の出力には、フリップフ
ロップ32のQ出力の反転が表われ、CMI符号とVC
O CLKの位相差を表わす情報が含まれないことにな
る。(図4(g)に示す信号の場合、ハッチングを施し
たパルスが、CMI符号とVCO CLKの位相差を表
わす情報を含んでいる。)このような従来の位相比較回
路を採用したPLLでは、入力されたCMI符号が“0
0”及び“11”のとき位相同期を取る事ができず、ジ
ッタを発生し、また、“00”及び“11”が連続する
と同期はずれを起こしてしまうという問題点がある。本
発明は、“00”及び“11”が連続するCMI符号で
あっても、CMI符号の変化点すべてに対応する位相情
報を出力する位相比較回路を提供し、もって、ジッタの
発生や同期はずれのないPLLを提供することを目的と
する。
は、エッジ検出回路31の出力は、図4(c)に示すよ
うに、入力されるCMI符号が“00”及び“11”の
ときは、CMI符号が“01”のときに比べて1/2の
周期になる。このため、フリップフロップ33は、2分
周VCO CLKの“1”のみを読み込むことになり、
フリップフロップ33の出力は“1”が連続する。即
ち、図4(c)の信号に含まれていたCMI符号の位相
情報が図4(f)の信号では一部失われることになる。
この結果、ExORゲート34の出力には、フリップフ
ロップ32のQ出力の反転が表われ、CMI符号とVC
O CLKの位相差を表わす情報が含まれないことにな
る。(図4(g)に示す信号の場合、ハッチングを施し
たパルスが、CMI符号とVCO CLKの位相差を表
わす情報を含んでいる。)このような従来の位相比較回
路を採用したPLLでは、入力されたCMI符号が“0
0”及び“11”のとき位相同期を取る事ができず、ジ
ッタを発生し、また、“00”及び“11”が連続する
と同期はずれを起こしてしまうという問題点がある。本
発明は、“00”及び“11”が連続するCMI符号で
あっても、CMI符号の変化点すべてに対応する位相情
報を出力する位相比較回路を提供し、もって、ジッタの
発生や同期はずれのないPLLを提供することを目的と
する。
【0011】
【課題を解決するための手段】本発明によれば、入力さ
れたCMI符号と電圧制御発振器からのクロック信号と
の位相を比較する位相比較回路において、D端子に前記
CMI符号が、C端子に前記クロック信号が入力される
フリップフロップと、前記クロック信号を遅延させる遅
延回路と、前記フリップフロップのQ出力と前記遅延回
路からの遅延させたクロック信号との排他的論理和の否
定をとる排他的NORゲートと、前記CMI符号と前記
排他的NORゲートの出力との排他的論理和をとり位相
比較出力とする排他的ORゲートとを有することを特徴
とする位相比較回路が得られる。
れたCMI符号と電圧制御発振器からのクロック信号と
の位相を比較する位相比較回路において、D端子に前記
CMI符号が、C端子に前記クロック信号が入力される
フリップフロップと、前記クロック信号を遅延させる遅
延回路と、前記フリップフロップのQ出力と前記遅延回
路からの遅延させたクロック信号との排他的論理和の否
定をとる排他的NORゲートと、前記CMI符号と前記
排他的NORゲートの出力との排他的論理和をとり位相
比較出力とする排他的ORゲートとを有することを特徴
とする位相比較回路が得られる。
【0012】
【実施例】次に図面を参照して本発明の実施例について
説明する。図1に本発明の一実施例を示す。本実施例の
位相比較回路は、フリップフロップ11、遅延回路1
2、排他的論理NORゲート(ExNORゲート)1
3、及び排他的論理ORゲート(ExORゲート)14
を有している。
説明する。図1に本発明の一実施例を示す。本実施例の
位相比較回路は、フリップフロップ11、遅延回路1
2、排他的論理NORゲート(ExNORゲート)1
3、及び排他的論理ORゲート(ExORゲート)14
を有している。
【0013】フリップフロップ11は、D端子にCMI
符号が、C端子にVCO(図示せず)からのクロック信
号(VCO CLK)が入力される。また、フリップフ
ロップ11のQ出力は、ExNORゲート13の一方の
入力端に接続されている。遅延回路12には、VCO
CLKが入力され、その出力はExNORゲート13の
他方の入力端に接続されている。ExORゲート14に
は、CMI符号と、ExNORゲート13の出力が入力
され、その出力が位相比較出力となる。
符号が、C端子にVCO(図示せず)からのクロック信
号(VCO CLK)が入力される。また、フリップフ
ロップ11のQ出力は、ExNORゲート13の一方の
入力端に接続されている。遅延回路12には、VCO
CLKが入力され、その出力はExNORゲート13の
他方の入力端に接続されている。ExORゲート14に
は、CMI符号と、ExNORゲート13の出力が入力
され、その出力が位相比較出力となる。
【0014】以下、図1及び図2を参照してこの位相比
較回路の動作を説明する。入力されるCMI符号は、図
2(a)に示すように、“01”、“01”、“0
0”、及び“11”が連続した信号とする。また、VC
O CLKは、図2(b)に示すように、その立ち下が
りが、CMI符号の変化点に一致しているものとする。
較回路の動作を説明する。入力されるCMI符号は、図
2(a)に示すように、“01”、“01”、“0
0”、及び“11”が連続した信号とする。また、VC
O CLKは、図2(b)に示すように、その立ち下が
りが、CMI符号の変化点に一致しているものとする。
【0015】遅延回路12は、VCO CLKを1/4
周期遅延させ、図2(c)に示す遅延させたVCO C
LKを出力する。また、フリップフロップ11は、VC
OCLKに従ってCMI符号を読み込み、Q出力には、
図2(d)に示す波形の信号を出力する。ExNORゲ
ート13は、遅延回路12の出力とフリップフロップ1
1の出力とのレベルが一致したときに“1”を、不一致
のときに“0”を出力するので、ExNORゲート13
の出力信号の波形は図2(e)のようになる。
周期遅延させ、図2(c)に示す遅延させたVCO C
LKを出力する。また、フリップフロップ11は、VC
OCLKに従ってCMI符号を読み込み、Q出力には、
図2(d)に示す波形の信号を出力する。ExNORゲ
ート13は、遅延回路12の出力とフリップフロップ1
1の出力とのレベルが一致したときに“1”を、不一致
のときに“0”を出力するので、ExNORゲート13
の出力信号の波形は図2(e)のようになる。
【0016】ここで、遅延回路12の出力信号は、VC
O CLKの位相情報を含んでいる。また、フリップフ
ロップ11の出力信号は、VCO CLKに同期して出
力されるので、VCO CLKの位相情報を含み、CM
I符号の位相情報は失われている。従って、遅延回路1
2及びフリップフロップ11の出力から得られるExN
ORゲート13の出力信号は、VCO CLKの位相情
報のみを含むことになる。
O CLKの位相情報を含んでいる。また、フリップフ
ロップ11の出力信号は、VCO CLKに同期して出
力されるので、VCO CLKの位相情報を含み、CM
I符号の位相情報は失われている。従って、遅延回路1
2及びフリップフロップ11の出力から得られるExN
ORゲート13の出力信号は、VCO CLKの位相情
報のみを含むことになる。
【0017】ExORゲート14は、CMI符号とEx
NORゲート13の出力信号との排他的論理和をとり、
図2(f)に示す位相比較信号を出力する。このよう
に、VCO CLKの位相情報のみを含むExNORゲ
ート13の出力信号とCMI符号との排他的論理和を取
ると、CMI符号の変化点すべてに対応するパルス(ハ
ッチングを施したパルス)が表われる。このパルスに
は、CMI符号とVCOCLKとの位相差情報が含まれ
ており、その位相差は、パルス幅として表われる。即
ち、VCO CLKに対してCMI符号が遅れるとパル
ス幅は狭くなり、VCO CLKに対してCMI符号が
進むとパルス幅が広くなって、位相差を表わす。
NORゲート13の出力信号との排他的論理和をとり、
図2(f)に示す位相比較信号を出力する。このよう
に、VCO CLKの位相情報のみを含むExNORゲ
ート13の出力信号とCMI符号との排他的論理和を取
ると、CMI符号の変化点すべてに対応するパルス(ハ
ッチングを施したパルス)が表われる。このパルスに
は、CMI符号とVCOCLKとの位相差情報が含まれ
ており、その位相差は、パルス幅として表われる。即
ち、VCO CLKに対してCMI符号が遅れるとパル
ス幅は狭くなり、VCO CLKに対してCMI符号が
進むとパルス幅が広くなって、位相差を表わす。
【0018】上記のように、本実施例の位相比較回路で
は、“00”及び“11”が連続するCMI符号であっ
ても、VCO CLKとの位相差を表わす出力信号が得
られる。従って、この位相比較回路を用いたPLLで
は、ジッタの発生や同期はずれの発生がなく安定した動
作が得られる。
は、“00”及び“11”が連続するCMI符号であっ
ても、VCO CLKとの位相差を表わす出力信号が得
られる。従って、この位相比較回路を用いたPLLで
は、ジッタの発生や同期はずれの発生がなく安定した動
作が得られる。
【0019】
【発明の効果】本発明によれば、“00”及び“11”
が連続するCMI符号であっても、CMI符号の変化点
のすべてに対応する位相情報を出力する位相比較回路が
得られる。また、本発明によれば、ジッタの発生や同期
はずれのないPLLが得られる。
が連続するCMI符号であっても、CMI符号の変化点
のすべてに対応する位相情報を出力する位相比較回路が
得られる。また、本発明によれば、ジッタの発生や同期
はずれのないPLLが得られる。
【図1】本発明の一実施例の回路図である。
【図2】図1の位相比較回路の各部の出力信号の波形図
である。
である。
【図3】従来の位相比較回路の回路図である。
【図4】図3の位相比較回路の各部の出力信号の波形図
である。
である。
11 フリップフロップ 12 遅延回路 13 排他的論理NORゲート 14 排他的論理ORゲート 31 エッジ検出回路 32 フリップフロップ 33 フリップフロップ 34 排他的論理ORゲート
Claims (2)
- 【請求項1】 入力されたCMI符号と電圧制御発信器
からのクロック信号との位相を比較する位相比較回路に
おいて、D端子に前記CMI符号が、C端子に前記クロ
ック信号が入力されるフリップフロップと、前記クロッ
ク信号を1/4周期遅延させる遅延回路と、前記フリッ
プフロップのQ出力と前記遅延回路からの遅延されたク
ロック信号との排他的論理和の否定をとる排他的NOR
ゲートと、前記CMI符号と前記排他的NORゲートの
出力との排他的論理和をとり位相比較出力とする排他的
ORゲートとを有することを特徴とする位相比較回路。 - 【請求項2】 CMI符号とクロック信号との位相を比
較し位相比較信号を出力する位相比較回路と、前記位相
比較信号を瀘波し瀘波された位相比較信号を出力するル
ープフィルタと、前記クロック信号を発生するとともに
前記瀘波された位相比較信号に基づいて前記クロック信
号の周波数を変更する電圧制御発信器とを備えたPLL
において、D端子に前記CMI符号が、C端子に前記ク
ロック信号が入力されるフリップスロップと、前記クロ
ック信号を1/4周期遅延させる遅延回路と、前記フリ
ップフロップのQ出力と前記遅延回路からの遅延させた
クロック信号との排他的論理和の否定をとる排他的NO
Rゲートと、前記CMI符号と前記排他的NORゲート
の出力との排他的論理和をとり前記位相比較信号とする
排他的ORゲートとを有することを特徴とするPLL。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5095725A JP2520560B2 (ja) | 1993-04-22 | 1993-04-22 | 位相比較回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5095725A JP2520560B2 (ja) | 1993-04-22 | 1993-04-22 | 位相比較回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06311153A JPH06311153A (ja) | 1994-11-04 |
JP2520560B2 true JP2520560B2 (ja) | 1996-07-31 |
Family
ID=14145457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5095725A Expired - Lifetime JP2520560B2 (ja) | 1993-04-22 | 1993-04-22 | 位相比較回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2520560B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6498817B1 (en) | 1998-09-30 | 2002-12-24 | Koninklijke Philips Electronics N.V. | Circuit for processing data signals |
JP5966986B2 (ja) * | 2013-03-21 | 2016-08-10 | 富士通株式会社 | Pll回路及びpll回路における位相比較方法 |
-
1993
- 1993-04-22 JP JP5095725A patent/JP2520560B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06311153A (ja) | 1994-11-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960402 |