JPH06102964A - 情報処理システム - Google Patents
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- JPH06102964A JPH06102964A JP4250173A JP25017392A JPH06102964A JP H06102964 A JPH06102964 A JP H06102964A JP 4250173 A JP4250173 A JP 4250173A JP 25017392 A JP25017392 A JP 25017392A JP H06102964 A JPH06102964 A JP H06102964A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 デジタル網クロックとＬＡＮ内の各ノード全
体の同期をとるシステムクロックに対して、デジタル網
クロックの位相変動時、位相補償を行なって、ＬＡＮ内
の障害を防止し、かつ定常時のシステム応答時間を短縮
する。 【構成】 位相同期ループ（ＰＬＬ）３１を外部クロッ
ク２６に同期させ、システムクロック源とするシステム
において、外部クロックに位相変動が生じた時に、位相
同期ループ３１へ入力するクロック４４の位相を補償す
る位相補償回路４０から構成される。 【効果】 ＰＬＬの周波数変動に起因する障害を、エラ
スティックバッファを用いずに回避できるので、データ
がエラスティックバッファを通過することによって発生
するデータ遅延が改善され、ＬＡＮ内のシステム応答時
間が短縮できる。
体の同期をとるシステムクロックに対して、デジタル網
クロックの位相変動時、位相補償を行なって、ＬＡＮ内
の障害を防止し、かつ定常時のシステム応答時間を短縮
する。 【構成】 位相同期ループ（ＰＬＬ）３１を外部クロッ
ク２６に同期させ、システムクロック源とするシステム
において、外部クロックに位相変動が生じた時に、位相
同期ループ３１へ入力するクロック４４の位相を補償す
る位相補償回路４０から構成される。 【効果】 ＰＬＬの周波数変動に起因する障害を、エラ
スティックバッファを用いずに回避できるので、データ
がエラスティックバッファを通過することによって発生
するデータ遅延が改善され、ＬＡＮ内のシステム応答時
間が短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は、外部クロックと同期し
たシステムクロックを生成するシステムクロック回路を
有する情報処理システムに係り、特に、外部クロックの
位相変動時におけるシステムクロックの位相補償に関す
る。
たシステムクロックを生成するシステムクロック回路を
有する情報処理システムに係り、特に、外部クロックの
位相変動時におけるシステムクロックの位相補償に関す
る。
【０００２】
【従来の技術】情報処理システム、例えば、ロ−カルエ
リアネットワ−ク（以下ＬＡＮと言う）が、コモンキャ
リアのデジタル網に対して同期を取るためには、一般
に、外部からＬＡＮへ入力したコモンキャリアのデジタ
ル網クロック（以下外部クロックと言う）を高速デジタ
ルインタフェ−スの１．５４４Ｍｂｐｓや、ＰＢＸイン
タフェ−スの２．０２８Ｍｂｐｓの最大公約数である８
ｋＨｚまで分周して、位相同期ル−プ（以下ＰＬＬと略
す）によりＬＡＮのシステムクロック源と同期を取り、
かつ外部クロックの高周波ジッタ（クロックエッジのゆ
れ）を除去したクロックとして各ノ−ドに伝達する方式
が一つの有効な手段である。
リアネットワ−ク（以下ＬＡＮと言う）が、コモンキャ
リアのデジタル網に対して同期を取るためには、一般
に、外部からＬＡＮへ入力したコモンキャリアのデジタ
ル網クロック（以下外部クロックと言う）を高速デジタ
ルインタフェ−スの１．５４４Ｍｂｐｓや、ＰＢＸイン
タフェ−スの２．０２８Ｍｂｐｓの最大公約数である８
ｋＨｚまで分周して、位相同期ル−プ（以下ＰＬＬと略
す）によりＬＡＮのシステムクロック源と同期を取り、
かつ外部クロックの高周波ジッタ（クロックエッジのゆ
れ）を除去したクロックとして各ノ−ドに伝達する方式
が一つの有効な手段である。
【０００３】図６は、前述のＰＬＬの構成の一例を示す
ブロック図である。図６において、２１は位相比較器、
２２はロ−パスフィルタ（以下ＬＰＦという）、２３は
電圧制御発振器（以下ＶＣＯという）、及び２４は分周
回路である。
ブロック図である。図６において、２１は位相比較器、
２２はロ−パスフィルタ（以下ＬＰＦという）、２３は
電圧制御発振器（以下ＶＣＯという）、及び２４は分周
回路である。
【０００４】図６に示すＰＬＬは、位相比較器２１が外
部網のクロック２６と分周回路出力のクロック（以下Ｐ
ＬＬ出力クロックという）２５とを位相比較し、ＬＰＦ
２２がその位相比較出力２７を平滑化した電圧信号２８
に変換し、ＶＣＯ２３がＬＰＦの出力２８により制御さ
れ、所定の周波数信号２９を発振するように動作する。
部網のクロック２６と分周回路出力のクロック（以下Ｐ
ＬＬ出力クロックという）２５とを位相比較し、ＬＰＦ
２２がその位相比較出力２７を平滑化した電圧信号２８
に変換し、ＶＣＯ２３がＬＰＦの出力２８により制御さ
れ、所定の周波数信号２９を発振するように動作する。
【０００５】ＶＣＯ２３は、ＬＰＦの出力２８の電圧に
応じてその発振周波数を変化させる電圧制御型の発振器
であり、ＶＣＯの出力２９の周波数が分周回路２４によ
り１／Ｎとされ、外部クロックが正常のときこのクロッ
ク２５がＬＡＮのシステムクロック源として利用され
る。
応じてその発振周波数を変化させる電圧制御型の発振器
であり、ＶＣＯの出力２９の周波数が分周回路２４によ
り１／Ｎとされ、外部クロックが正常のときこのクロッ
ク２５がＬＡＮのシステムクロック源として利用され
る。
【０００６】このようなＰＬＬにおいて、いま何等かの
原因によりＶＣＯ２３の出力周波数が変化すると、ＰＬ
Ｌ出力クロック２５の周波数も変化する。この周波数変
化により、位相差が減少するように位相比較器はＬＰＦ
２２に出力２７を出力する。そのため、徐々に外部網の
クロック２６とＰＬＬ出力クロック２５の位相差が少な
くなり両クロックを同期させることができる。なお、通
常ＶＣＯ出力２９の周波数は外部網同期クロックのＮ倍
（任意の整数倍）に設定され、ＬＡＮ内各ノードに収容
しているシステム（装置）のシステムクロックとして供
給される。
原因によりＶＣＯ２３の出力周波数が変化すると、ＰＬ
Ｌ出力クロック２５の周波数も変化する。この周波数変
化により、位相差が減少するように位相比較器はＬＰＦ
２２に出力２７を出力する。そのため、徐々に外部網の
クロック２６とＰＬＬ出力クロック２５の位相差が少な
くなり両クロックを同期させることができる。なお、通
常ＶＣＯ出力２９の周波数は外部網同期クロックのＮ倍
（任意の整数倍）に設定され、ＬＡＮ内各ノードに収容
しているシステム（装置）のシステムクロックとして供
給される。
【０００７】また、外部クロック２６（ＰＬＬの入力ク
ロック）に位相変動（ステップ）が生じると、その位相
変動に対応した位相比較器出力２７がＬＰＦ２２により
電圧信号２８に変換され、ＶＣＯ出力２９の周波数が変
移する。このＶＣＯ出力２９の周波数変移は、外部クロ
ック２６とＰＬＬ出力クロック２５との位相差を少なく
する方向、すなわち位相比較器出力２７を減少させる方
向に上昇、あるいは下降し、最終的にＰＬＬ出力クロッ
ク２５の位相が、外部クロック２６の位相に追随し終っ
た時、ＶＣＯ出力２９の周波数は一定の周波数に落ち着
く。すなわち、外部クロックに位相変動が生じると、Ｖ
ＣＯ出力２９の周波数が変移することによって、ＰＬＬ
出力クロック２５に一時的な周波数変動をもたらす。
ロック）に位相変動（ステップ）が生じると、その位相
変動に対応した位相比較器出力２７がＬＰＦ２２により
電圧信号２８に変換され、ＶＣＯ出力２９の周波数が変
移する。このＶＣＯ出力２９の周波数変移は、外部クロ
ック２６とＰＬＬ出力クロック２５との位相差を少なく
する方向、すなわち位相比較器出力２７を減少させる方
向に上昇、あるいは下降し、最終的にＰＬＬ出力クロッ
ク２５の位相が、外部クロック２６の位相に追随し終っ
た時、ＶＣＯ出力２９の周波数は一定の周波数に落ち着
く。すなわち、外部クロックに位相変動が生じると、Ｖ
ＣＯ出力２９の周波数が変移することによって、ＰＬＬ
出力クロック２５に一時的な周波数変動をもたらす。
【０００８】このＰＬＬの一時的な周波数変動により、
場合によってはＬＡＮ内各ノードに収容しているシステ
ム（装置）で、データのミスサンプリング等の障害が発
生し、一時的に通信が出来ないという不具合が生じる。
この障害は、システムクロックに関する障害のためＬＡ
Ｎの規模が大きいほど障害の波及が大きくなる。また、
リアルタイム性が要求されるシステムでは、この障害に
よる通信不能時間がシステムの性能を低下させる。
場合によってはＬＡＮ内各ノードに収容しているシステ
ム（装置）で、データのミスサンプリング等の障害が発
生し、一時的に通信が出来ないという不具合が生じる。
この障害は、システムクロックに関する障害のためＬＡ
Ｎの規模が大きいほど障害の波及が大きくなる。また、
リアルタイム性が要求されるシステムでは、この障害に
よる通信不能時間がシステムの性能を低下させる。
【０００９】前述の不具合による解決策として、エラス
ティックバッファを使用して一時的なＰＬＬの周波数変
動を吸収する方法がある。この使用例を図７に示す。図
７において、３０はエラスティックバッファ、３１はＰ
ＬＬ、３２は外部システム（装置）、３３は内部システ
ム（装置）、３４は書き込みデータ、３５は書き込みク
ロック、３６は読み出しデータ、３７は読み出しクロッ
クである。
ティックバッファを使用して一時的なＰＬＬの周波数変
動を吸収する方法がある。この使用例を図７に示す。図
７において、３０はエラスティックバッファ、３１はＰ
ＬＬ、３２は外部システム（装置）、３３は内部システ
ム（装置）、３４は書き込みデータ、３５は書き込みク
ロック、３６は読み出しデータ、３７は読み出しクロッ
クである。
【００１０】外部のシステム（装置）から受信した書き
込みデータ３４は、書き込みクロック３５によってエラ
スティックバッファ３０に入れ込まれる。一方、内部の
システム（装置）により、読み出しクロック３７によっ
て取り出されたデータが読み出しデータ３６である。外
部のシステム（装置）と内部のシステム（装置）が、ク
ロック同期の取れている前提では、読み出しと書き込み
との平均速度は同一である。ＰＬＬ３１の一時的な周波
数変動が生じたとしても、エラスティックバッファ３０
内のデータの容量が増減することによって吸収され、内
部のシステム（装置）では支障なくデータを受け取るこ
とが可能である。また、一時的な周波数変動が大きい場
合には、エラスティックバッファ３０自体の容量を増や
すことによって、エラスティックバッファのオーバフロ
ー（あふれ出し）やアンダフロー（データ不足）の障害
から回避することが可能である。
込みデータ３４は、書き込みクロック３５によってエラ
スティックバッファ３０に入れ込まれる。一方、内部の
システム（装置）により、読み出しクロック３７によっ
て取り出されたデータが読み出しデータ３６である。外
部のシステム（装置）と内部のシステム（装置）が、ク
ロック同期の取れている前提では、読み出しと書き込み
との平均速度は同一である。ＰＬＬ３１の一時的な周波
数変動が生じたとしても、エラスティックバッファ３０
内のデータの容量が増減することによって吸収され、内
部のシステム（装置）では支障なくデータを受け取るこ
とが可能である。また、一時的な周波数変動が大きい場
合には、エラスティックバッファ３０自体の容量を増や
すことによって、エラスティックバッファのオーバフロ
ー（あふれ出し）やアンダフロー（データ不足）の障害
から回避することが可能である。
【００１１】従来の技術では、前述のように外部クロッ
クの位相変動に伴うＰＬＬの一時的な周波数変動によっ
て、内部のシステム（装置）が一時的に障害になること
を回避できるが、リアルタイム性の要求されるシステム
（装置）の性能に著しく支障をきたす。すなわちエラス
ティックバッファを持つことによって、エラスティック
バッファ内でのデータ遅延により、システム（装置）の
応答が遅くなる。よって、リアルタイム性の要求される
システムでは、要求される応答時間によって、エラステ
ィックバッファの容量が制限され、あるいは、エラステ
ィックバッファを持てない場合もある。
クの位相変動に伴うＰＬＬの一時的な周波数変動によっ
て、内部のシステム（装置）が一時的に障害になること
を回避できるが、リアルタイム性の要求されるシステム
（装置）の性能に著しく支障をきたす。すなわちエラス
ティックバッファを持つことによって、エラスティック
バッファ内でのデータ遅延により、システム（装置）の
応答が遅くなる。よって、リアルタイム性の要求される
システムでは、要求される応答時間によって、エラステ
ィックバッファの容量が制限され、あるいは、エラステ
ィックバッファを持てない場合もある。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前述
の従来技術の問題点を解決し、外部クロックの位相が変
動した場合、システムクロックの位相補償を行うことに
より、位相変動のないシステムクロックを供給できる情
報処理システムを提供することにある。
の従来技術の問題点を解決し、外部クロックの位相が変
動した場合、システムクロックの位相補償を行うことに
より、位相変動のないシステムクロックを供給できる情
報処理システムを提供することにある。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決するために、外部クロックを受けて、システムクロッ
クを生成するシステムクロック回路を有する情報処理シ
ステムにおいて、外部クロックに位相変動が生じた時
に、入力された外部クロックの位相を補償して、補償後
の外部クロックを上記システムクロック回路に出力する
位相補償回路を有することとしたものである。
決するために、外部クロックを受けて、システムクロッ
クを生成するシステムクロック回路を有する情報処理シ
ステムにおいて、外部クロックに位相変動が生じた時
に、入力された外部クロックの位相を補償して、補償後
の外部クロックを上記システムクロック回路に出力する
位相補償回路を有することとしたものである。
【００１４】
【作用】本発明は、上記のように構成されているため、
外部クロックを受けて、システムクロックを生成するシ
ステムクロック回路を有する情報処理システムにおい
て、位相補償回路は、外部クロックに位相変動が生じた
時に、入力された外部クロックの位相を補償して、補償
後の外部クロックを上記システムクロック回路に出力す
る。このように、外部クロックとシステムクロック回路
の間に位相補償回路を設けることにより、システムクロ
ック回路の周波数変動を起こす要因となる位相変動を吸
収することにより達成される。
外部クロックを受けて、システムクロックを生成するシ
ステムクロック回路を有する情報処理システムにおい
て、位相補償回路は、外部クロックに位相変動が生じた
時に、入力された外部クロックの位相を補償して、補償
後の外部クロックを上記システムクロック回路に出力す
る。このように、外部クロックとシステムクロック回路
の間に位相補償回路を設けることにより、システムクロ
ック回路の周波数変動を起こす要因となる位相変動を吸
収することにより達成される。
【００１５】
【実施例】以下、本発明の実施例を図面により詳細に説
明する。
明する。
【００１６】図１は、本発明に係る情報処理システムの
第１の実施例の構成を示すブロック図である。情報処理
システムは、本体１００と、ＰＬＬ３１と、システムク
ロック位相補償回路４０と、外部クロック異常検出回路
４１と、遅延回路４２と、セレクタ４３とを有する。
第１の実施例の構成を示すブロック図である。情報処理
システムは、本体１００と、ＰＬＬ３１と、システムク
ロック位相補償回路４０と、外部クロック異常検出回路
４１と、遅延回路４２と、セレクタ４３とを有する。
【００１７】システムクロック位相補償回路４０は、外
部クロック２６に位相変動が生じた時、ＰＬＬ入力クロ
ック４４に位相変動が生じないように、システムクロッ
クの位相を補償する。
部クロック２６に位相変動が生じた時、ＰＬＬ入力クロ
ック４４に位相変動が生じないように、システムクロッ
クの位相を補償する。
【００１８】システムクロック位相補償回路４０は、入
力クロック４９のメタステーブル（セットアップ、ホ−
ルド時間が保証できない時に、フリップフロップ出力の
電圧レベルが、一時的に不安定になる現象）を防止する
メタステーブル防止回路７４と位相差吸収回路８１とを
有する。位相補償回路４０は、ＰＬＬ分周クロック４８
及び７５を動作クロックとして動作する。外部クロック
異常検出回路４１は、外部クロックの断又は周波数異常
を検知して、遅延回路４２に信号を出力する。遅延回路
４２は、外部クロック入力開始又は外部クロック異常回
復によって、外部クロック異常検出回路４１が、正常状
態になっても、ＰＬＬ３１は、まだ自走発振状態からの
同期化過程であるため、ＰＬＬ３１の同期が取れる時間
を確保して、セレクタ４３を位相補償回路出力クロック
４６に切り換える役割を果たす。ＰＬＬ入力選択のセレ
クタ４３は、外部クロック未入力又は異常状態時のＰＬ
Ｌ自走発振状態及び、外部クロック異常回復時のＰＬＬ
同期化過程では、外部クロック２６をＰＬＬ入力クロッ
ク４４とし、ＰＬＬ同期状態には、位相補償回路出力ク
ロック４６をＰＬＬ入力クロック４４とする。
力クロック４９のメタステーブル（セットアップ、ホ−
ルド時間が保証できない時に、フリップフロップ出力の
電圧レベルが、一時的に不安定になる現象）を防止する
メタステーブル防止回路７４と位相差吸収回路８１とを
有する。位相補償回路４０は、ＰＬＬ分周クロック４８
及び７５を動作クロックとして動作する。外部クロック
異常検出回路４１は、外部クロックの断又は周波数異常
を検知して、遅延回路４２に信号を出力する。遅延回路
４２は、外部クロック入力開始又は外部クロック異常回
復によって、外部クロック異常検出回路４１が、正常状
態になっても、ＰＬＬ３１は、まだ自走発振状態からの
同期化過程であるため、ＰＬＬ３１の同期が取れる時間
を確保して、セレクタ４３を位相補償回路出力クロック
４６に切り換える役割を果たす。ＰＬＬ入力選択のセレ
クタ４３は、外部クロック未入力又は異常状態時のＰＬ
Ｌ自走発振状態及び、外部クロック異常回復時のＰＬＬ
同期化過程では、外部クロック２６をＰＬＬ入力クロッ
ク４４とし、ＰＬＬ同期状態には、位相補償回路出力ク
ロック４６をＰＬＬ入力クロック４４とする。
【００１９】本実施例は、外部クロックと同期の取れた
クロックを動作クロックとして位相補償制御を行なう前
提である。外部クロックと同期の取れていないＰＬＬ自
走発振状態及び同期化過程でのＰＬＬ分周クロック４
８、７５で位相補償制御を行なうと、非同期のクロック
を位相補償回路４０内部のフリップフロップがサンプリ
ングすることになる。このため、位相補償回路出力クロ
ック４６の変化点は、ＰＬＬ自走発振状態及び同期化過
程では、離散的な位相変動を起こす。よって、ＰＬＬ同
期化過程で前記の位相補償回路出力クロック４６をＰＬ
Ｌ入力クロック４４とすると、離散的な位相変動によっ
て乱れたクロックに対してＰＬＬが動作を行なうので、
結局ＰＬＬは、不安定な（予測できない）動作を起こ
す。この動作は、予測できないため、ＰＬＬ同期化時間
が長くなる場合があり、システムの性能に影響を及ぼ
す。よって、前記の不具合を回避するため図１の回路で
は、外部クロック異常検出回路４１、遅延回路４２、及
びＰＬＬ入力選択セレクタ４３を有する。
クロックを動作クロックとして位相補償制御を行なう前
提である。外部クロックと同期の取れていないＰＬＬ自
走発振状態及び同期化過程でのＰＬＬ分周クロック４
８、７５で位相補償制御を行なうと、非同期のクロック
を位相補償回路４０内部のフリップフロップがサンプリ
ングすることになる。このため、位相補償回路出力クロ
ック４６の変化点は、ＰＬＬ自走発振状態及び同期化過
程では、離散的な位相変動を起こす。よって、ＰＬＬ同
期化過程で前記の位相補償回路出力クロック４６をＰＬ
Ｌ入力クロック４４とすると、離散的な位相変動によっ
て乱れたクロックに対してＰＬＬが動作を行なうので、
結局ＰＬＬは、不安定な（予測できない）動作を起こ
す。この動作は、予測できないため、ＰＬＬ同期化時間
が長くなる場合があり、システムの性能に影響を及ぼ
す。よって、前記の不具合を回避するため図１の回路で
は、外部クロック異常検出回路４１、遅延回路４２、及
びＰＬＬ入力選択セレクタ４３を有する。
【００２０】以上により、図１の回路構成によって、Ｐ
ＬＬ３１の自走発振状態及び同期化過程では、外部クロ
ック２６をＰＬＬ入力クロック４４とし、ＰＬＬ同期状
態では、位相補償回路出力クロック４６をＰＬＬ入力ク
ロック４４とすることで、ＰＬＬ同期化過程での不安定
なＰＬＬ分周クロック４８を位相補償回路４０の動作ク
ロックに使用することによりＰＬＬが不安定な引き込み
動作を起こさず、又、同期状態での位相補償制御を行う
ことが可能となる。
ＬＬ３１の自走発振状態及び同期化過程では、外部クロ
ック２６をＰＬＬ入力クロック４４とし、ＰＬＬ同期状
態では、位相補償回路出力クロック４６をＰＬＬ入力ク
ロック４４とすることで、ＰＬＬ同期化過程での不安定
なＰＬＬ分周クロック４８を位相補償回路４０の動作ク
ロックに使用することによりＰＬＬが不安定な引き込み
動作を起こさず、又、同期状態での位相補償制御を行う
ことが可能となる。
【００２１】なお、外部クロックに異常が生じて、ＰＬ
Ｌ３１を自走発振状態にするタイミングは、外部クロッ
クの異常を検出すると同時とする。また、外部クロック
が回復したときは、回復を検知した後、設計によりもと
まる所定時間経過後（クロック６５のパルス幅）クロッ
ク４６に戻す。
Ｌ３１を自走発振状態にするタイミングは、外部クロッ
クの異常を検出すると同時とする。また、外部クロック
が回復したときは、回復を検知した後、設計によりもと
まる所定時間経過後（クロック６５のパルス幅）クロッ
ク４６に戻す。
【００２２】図２は、図１における位相差吸収回路８１
の構成を示すブロック図である。前提として、この回路
の動作クロック８０の周期は、外部クロック２６の１／
２である。本回路８１での位相補償は以下のような考え
に基ずいて行われる。外部クロック２６により、２倍の
周波数の動作クロック８０をサンプリングし、動作クロ
ックの２倍の周波数（システムクロックと同じ周波数）
で位相が１８０度違い、位相変動を有する２つのクロッ
ク５７，５８をシフトレジスタ５０で生成する。システ
ムクロックは、外部クロックの位相変動の有無に依ら
ず、動作クロック８０と位相を合わせることと本実施例
ではするから、位相変動が無ければ、クロック５７また
は５８のいずれを出力すれば良いことになる。従って、
位相変動が無いときは、これをセレクタ５３を介して、
クロック６３として出力する。位相変動があるときは、
位相が変動しているときは、レジスタ５４により蓄積し
ておいた位相変動が生じる前のクロック６４を出力し、
位相変動が終了した時点では、正しいシステムクロック
は、クロック５７または５８のいずれかに変動量に応じ
てなっているはずであるから（動作クロック８０の周期
は、外部クロック２６の１／２だから）、変動量に応じ
て、クロック５７または５８のいずれかをクロック６３
として出力する。以下、これを詳細に述べる。
の構成を示すブロック図である。前提として、この回路
の動作クロック８０の周期は、外部クロック２６の１／
２である。本回路８１での位相補償は以下のような考え
に基ずいて行われる。外部クロック２６により、２倍の
周波数の動作クロック８０をサンプリングし、動作クロ
ックの２倍の周波数（システムクロックと同じ周波数）
で位相が１８０度違い、位相変動を有する２つのクロッ
ク５７，５８をシフトレジスタ５０で生成する。システ
ムクロックは、外部クロックの位相変動の有無に依ら
ず、動作クロック８０と位相を合わせることと本実施例
ではするから、位相変動が無ければ、クロック５７また
は５８のいずれを出力すれば良いことになる。従って、
位相変動が無いときは、これをセレクタ５３を介して、
クロック６３として出力する。位相変動があるときは、
位相が変動しているときは、レジスタ５４により蓄積し
ておいた位相変動が生じる前のクロック６４を出力し、
位相変動が終了した時点では、正しいシステムクロック
は、クロック５７または５８のいずれかに変動量に応じ
てなっているはずであるから（動作クロック８０の周期
は、外部クロック２６の１／２だから）、変動量に応じ
て、クロック５７または５８のいずれかをクロック６３
として出力する。以下、これを詳細に述べる。
【００２３】シフトレジスタ５０は、外部クロック位相
変動検出及び位相合わせ制御の元となる信号を蓄える。
シフトレジスタ５０の初段クロック５９と２段目のクロ
ック６０が外部クロック位相変動検出回路５１に供給さ
れ、又、３段目のクロック５７と４段目のクロック５８
が位相合わせセレクタ５３に供給される。外部クロック
位相変動検出回路５１は、シフトレジスタ５０の初段と
２段目のクロックを比較し、位相変動検出信号６１とし
て位相変動を検出した時の、その変動量を位相合わせ制
御回路５２と位相補償セレクタ切換制御回路５５に出力
する。位相合わせ制御回路５２は、位相変動検出信号６
１の変動量に応じて、位相合わせセレクタ切換信号６２
により、位相合わせセレクタ５３の切換制御を行うこと
により位相合わせ制御を行う。位相合わせセレクタ５３
は、外部クロックの位相変動時、位相合わせセレクタ切
換信号６２により位相合わせ制御が行われ、位相合わせ
セレクタ出力クロック６３として以後の位相補償制御に
都合の良いクロックを、位相補償制御シフトレジスタ５
４及び、位相補償セレクタ５６に供給する。位相補償制
御用シフトレジスタ５４は、このレジスタにシステムク
ロック信号を残しておくことにより、外部クロックの位
相変動によって、位相が変化しても、変化する前のクロ
ックを使用することにより位相補償制御が可能となる。
位相補償セレクタ切換制御回路５５は、位相変動検出信
号６１の変動量に応じて、位相補償セレクタ切換信号６
５によって位相補償セレクタ５６の切換時間を制御す
る。位相補償セレクタ５６は、位相補償セレクタ切換信
号６５により、位相合わせセレクタ出力クロック６３
と、位相補償制御シフトレジスタ５４の最終段クロック
６４の切り換えを行うことによって、本セレクタ出力の
位相補償回路出力クロック４６の位相補償が可能とな
る。メタステーブル防止セレクタ７７は、前段のメタス
テーブル防止回路７４からの切換信号７６によって、本
セレクタを切り換えることにより、本セレクタ出力の動
作クロック８０は逆相のクロックとなる。このことによ
り、シフトレジスタ５０の入力クロック４９に位相変動
が発生した時、シフトレジスタ５０において、そのクロ
ック変化点（クロックの立上り、又は立下り）が、動作
クロック８０のタイミングに合致した時発生するメタス
テーブルを防止する方向に切換動作を行なう。
変動検出及び位相合わせ制御の元となる信号を蓄える。
シフトレジスタ５０の初段クロック５９と２段目のクロ
ック６０が外部クロック位相変動検出回路５１に供給さ
れ、又、３段目のクロック５７と４段目のクロック５８
が位相合わせセレクタ５３に供給される。外部クロック
位相変動検出回路５１は、シフトレジスタ５０の初段と
２段目のクロックを比較し、位相変動検出信号６１とし
て位相変動を検出した時の、その変動量を位相合わせ制
御回路５２と位相補償セレクタ切換制御回路５５に出力
する。位相合わせ制御回路５２は、位相変動検出信号６
１の変動量に応じて、位相合わせセレクタ切換信号６２
により、位相合わせセレクタ５３の切換制御を行うこと
により位相合わせ制御を行う。位相合わせセレクタ５３
は、外部クロックの位相変動時、位相合わせセレクタ切
換信号６２により位相合わせ制御が行われ、位相合わせ
セレクタ出力クロック６３として以後の位相補償制御に
都合の良いクロックを、位相補償制御シフトレジスタ５
４及び、位相補償セレクタ５６に供給する。位相補償制
御用シフトレジスタ５４は、このレジスタにシステムク
ロック信号を残しておくことにより、外部クロックの位
相変動によって、位相が変化しても、変化する前のクロ
ックを使用することにより位相補償制御が可能となる。
位相補償セレクタ切換制御回路５５は、位相変動検出信
号６１の変動量に応じて、位相補償セレクタ切換信号６
５によって位相補償セレクタ５６の切換時間を制御す
る。位相補償セレクタ５６は、位相補償セレクタ切換信
号６５により、位相合わせセレクタ出力クロック６３
と、位相補償制御シフトレジスタ５４の最終段クロック
６４の切り換えを行うことによって、本セレクタ出力の
位相補償回路出力クロック４６の位相補償が可能とな
る。メタステーブル防止セレクタ７７は、前段のメタス
テーブル防止回路７４からの切換信号７６によって、本
セレクタを切り換えることにより、本セレクタ出力の動
作クロック８０は逆相のクロックとなる。このことによ
り、シフトレジスタ５０の入力クロック４９に位相変動
が発生した時、シフトレジスタ５０において、そのクロ
ック変化点（クロックの立上り、又は立下り）が、動作
クロック８０のタイミングに合致した時発生するメタス
テーブルを防止する方向に切換動作を行なう。
【００２４】図３は、図２における位相合わせ制御回路
５２の内部回路であり、フリップフロップ６６，６７の
２つと、インバータ６８の１つで２進カウンタを形成す
る。図２の回路構成上外部クロック２６の１／２の周期
であるクロックを動作クロック８０としているため、外
部クロック位相変動検出回路５１に現われる位相変動の
モードは、２通りとなる。すなわち、１８０度位相ステ
ップ（位相反転）モードと、３６０度位相ステップ（ク
ロックわき／ぬけ）である。よって、１８０度位相ステ
ップモードの時は、動作クロック８０と位相変動検出信
号６１のＡＮＤ回路６９により、トリガパルス７０を１
個生成し、２進カウンタを１つカウントアップすること
で、位相合わせセレクタ５３を１回切り換える。このこ
とによって位相反転に対する位相合わせが可能となる。
一方、３６０度位相ステップモードでは、トリガパルス
７０を２個生成し、２つカウントアップすることによ
り、位相合わせセレクタ５３を一度切り換えた後、元に
戻す操作が可能となる。すなわち、３６０度位相ステッ
プモードの時は、位相合わせを行わない。
５２の内部回路であり、フリップフロップ６６，６７の
２つと、インバータ６８の１つで２進カウンタを形成す
る。図２の回路構成上外部クロック２６の１／２の周期
であるクロックを動作クロック８０としているため、外
部クロック位相変動検出回路５１に現われる位相変動の
モードは、２通りとなる。すなわち、１８０度位相ステ
ップ（位相反転）モードと、３６０度位相ステップ（ク
ロックわき／ぬけ）である。よって、１８０度位相ステ
ップモードの時は、動作クロック８０と位相変動検出信
号６１のＡＮＤ回路６９により、トリガパルス７０を１
個生成し、２進カウンタを１つカウントアップすること
で、位相合わせセレクタ５３を１回切り換える。このこ
とによって位相反転に対する位相合わせが可能となる。
一方、３６０度位相ステップモードでは、トリガパルス
７０を２個生成し、２つカウントアップすることによ
り、位相合わせセレクタ５３を一度切り換えた後、元に
戻す操作が可能となる。すなわち、３６０度位相ステッ
プモードの時は、位相合わせを行わない。
【００２５】図４及び図５のタイムチャートは、それぞ
れ、図４は、図１における位相補償制御回路４０の１８
０度位相ステップ（位相反転）モードの時の動作タイム
チャート、図５は、３６０度位相ステップ（クロックわ
き／ぬけ）モードの時の動作タイムチャートである。
れ、図４は、図１における位相補償制御回路４０の１８
０度位相ステップ（位相反転）モードの時の動作タイム
チャート、図５は、３６０度位相ステップ（クロックわ
き／ぬけ）モードの時の動作タイムチャートである。
【００２６】以下、本発明のシステムクロック位相補償
回路の動作を、まず図４に示すタイムチャートにより説
明する。このタイムチャートの前提として、図１のＰＬ
Ｌ入力セレクタ４３は、ＰＬＬ同期状態であるので、Ｐ
ＬＬ入力クロック４４として、位相補償回路出力クロッ
ク４６を出力するように選択されている。すなわちＰＬ
Ｌ入力クロック４４と位相補償回路出力クロック４６と
は同一のクロックである。
回路の動作を、まず図４に示すタイムチャートにより説
明する。このタイムチャートの前提として、図１のＰＬ
Ｌ入力セレクタ４３は、ＰＬＬ同期状態であるので、Ｐ
ＬＬ入力クロック４４として、位相補償回路出力クロッ
ク４６を出力するように選択されている。すなわちＰＬ
Ｌ入力クロック４４と位相補償回路出力クロック４６と
は同一のクロックである。
【００２７】まず、位相変動が生じる前は、外部クロッ
ク２６と図１のＰＬＬ出力クロック２５は同期が取れて
いるので、ＰＬＬ出力クロック２５の１／２周期である
動作クロック８０も、外部クロック２６に同期が取れて
いる。さらに、図１のＰＬＬ３１は、ＰＬＬ入力クロッ
ク４４に対して周波数を合わせる上に、位相も合わせる
ので、ＰＬＬ特有のオフセット位相誤差（定常位相誤
差）による微少の誤差分を除けば、ＰＬＬ入力クロック
４４とＰＬＬ出力クロック２５は同一であると考えてよ
い。図４のタイムチャートでは、動作クロック８０の立
上りパルスを入力クロック４９のほぼ中央でサンプリン
グするようなタイミング関係にある。よって、ＰＬＬ同
期状態で入力クロック位相変動が起きる前でのシフトレ
ジスタ５０の１段目クロック５９は、非同期状態でシフ
トレジスタ入力クロック４９の変わり目をサンプリング
することによって生じるメタステーブルは発生せず、外
部クロック２６から位相が約π／２（９０度）遅れた状
態である。以下シフトレジスタ５０においては、動作ク
ロック８０でサンプリングしているので、１段追加ごと
に位相がπ（１８０度）遅れる。
ク２６と図１のＰＬＬ出力クロック２５は同期が取れて
いるので、ＰＬＬ出力クロック２５の１／２周期である
動作クロック８０も、外部クロック２６に同期が取れて
いる。さらに、図１のＰＬＬ３１は、ＰＬＬ入力クロッ
ク４４に対して周波数を合わせる上に、位相も合わせる
ので、ＰＬＬ特有のオフセット位相誤差（定常位相誤
差）による微少の誤差分を除けば、ＰＬＬ入力クロック
４４とＰＬＬ出力クロック２５は同一であると考えてよ
い。図４のタイムチャートでは、動作クロック８０の立
上りパルスを入力クロック４９のほぼ中央でサンプリン
グするようなタイミング関係にある。よって、ＰＬＬ同
期状態で入力クロック位相変動が起きる前でのシフトレ
ジスタ５０の１段目クロック５９は、非同期状態でシフ
トレジスタ入力クロック４９の変わり目をサンプリング
することによって生じるメタステーブルは発生せず、外
部クロック２６から位相が約π／２（９０度）遅れた状
態である。以下シフトレジスタ５０においては、動作ク
ロック８０でサンプリングしているので、１段追加ごと
に位相がπ（１８０度）遅れる。
【００２８】次に、入力クロック４９に位相変動が生じ
た時、シフトレジスタ５０の１段目クロック５９と２段
目クロック６０を外部クロック位相変動検出回路５１で
比較した結果、位相変動検出信号６１に１８０度位相ス
テップ（位相反転）の条件が生成される。図３の位相合
わせ制御回路５２では、２進カウンタへのトリガパルス
７０が１個生成されてカウンタが１つカウントアップす
ることで、位相合わせセレクタ５３を１回切り換える。
これにより、位相合わせセレクタ５３の出力６３の位相
が反転することで、１８０度位相ステップに対する位相
合わせが可能となる。
た時、シフトレジスタ５０の１段目クロック５９と２段
目クロック６０を外部クロック位相変動検出回路５１で
比較した結果、位相変動検出信号６１に１８０度位相ス
テップ（位相反転）の条件が生成される。図３の位相合
わせ制御回路５２では、２進カウンタへのトリガパルス
７０が１個生成されてカウンタが１つカウントアップす
ることで、位相合わせセレクタ５３を１回切り換える。
これにより、位相合わせセレクタ５３の出力６３の位相
が反転することで、１８０度位相ステップに対する位相
合わせが可能となる。
【００２９】一方、位相変動検出信号６１の１８０度位
相ステップ条件は、位相補償セレクタ切換制御回路５５
へ供給される。位相補償セレクタ切換制御回路５５で
は、位相補償セレクタ切換信号６５を使用して、まず、
位相補償セレクタ５６を位相補償制御用シフトレジスタ
出力クロック６４側に切り換えることにより、位相ステ
ップ発生後のクロック変動が、位相補償回路出力クロッ
ク４６に伝達しないようにする。
相ステップ条件は、位相補償セレクタ切換制御回路５５
へ供給される。位相補償セレクタ切換制御回路５５で
は、位相補償セレクタ切換信号６５を使用して、まず、
位相補償セレクタ５６を位相補償制御用シフトレジスタ
出力クロック６４側に切り換えることにより、位相ステ
ップ発生後のクロック変動が、位相補償回路出力クロッ
ク４６に伝達しないようにする。
【００３０】次に、位相合わせセレクタ出力クロック６
３が安定した時、位相合わせセレクタ出力クロック６３
側に切り換えることにより、外部クロックの位相変動に
よって、位相が変化した時、いったん変化する前のクロ
ックを使用して、クロックが安定後、元に戻す操作が可
能となる。位相合わせセレクタ出力クロック６３側に切
り換えるタイミングは、起こりうる位相変動の時間的な
長さを設計時に考慮して決定する。
３が安定した時、位相合わせセレクタ出力クロック６３
側に切り換えることにより、外部クロックの位相変動に
よって、位相が変化した時、いったん変化する前のクロ
ックを使用して、クロックが安定後、元に戻す操作が可
能となる。位相合わせセレクタ出力クロック６３側に切
り換えるタイミングは、起こりうる位相変動の時間的な
長さを設計時に考慮して決定する。
【００３１】さらに、位相補償制御用シフトレジスタ５
４を通過するクロックは、前段の位相合わせセレクタ５
３及び位相合わせ制御回路５２により位相合わせ制御が
行われたクロックである。よって、外部クロックの位相
変動が生じても位相補償回路出力クロック４６には、位
相変動を起こさない制御が可能となる。
４を通過するクロックは、前段の位相合わせセレクタ５
３及び位相合わせ制御回路５２により位相合わせ制御が
行われたクロックである。よって、外部クロックの位相
変動が生じても位相補償回路出力クロック４６には、位
相変動を起こさない制御が可能となる。
【００３２】以上の動作により、１８０度位相ステップ
モードにおいて、ＰＬＬ３１の入力クロックに位相変動
を起こさない位相補償制御が可能となる。
モードにおいて、ＰＬＬ３１の入力クロックに位相変動
を起こさない位相補償制御が可能となる。
【００３３】次に、３６０度位相ステップモード時の動
作を図５に示すタイムチャートにより説明する。図５
は、外部クロックにパルス抜けが発生した時の、位相補
償制御動作を記載したタイムチャートである。図４のタ
イムチャートでは、図３の位相合わせ制御回路５２で２
進カウンタへのトリガパルス７０が１個生成されて、位
相合わせセレクタ５３を１回切り換えることにより１８
０度位相ステップ（位相反転）の位相合わせを行うのに
対し、図５のタイムチャートでは、２進カウントのトリ
ガパルス７０が２個生成されることにより、位相合わせ
セレクタ５３を１回切り換えて、また元に戻す動作をと
る。すなわち、３６０度位相ステップモードでは、位相
合わせ制御を行わず、後段の位相補償制御用シフトレジ
スタ５４、及び位相補償セレクタ５６での位相補償制御
により、位相補償回路出力クロックに、位相変動のない
クロックが出力される。
作を図５に示すタイムチャートにより説明する。図５
は、外部クロックにパルス抜けが発生した時の、位相補
償制御動作を記載したタイムチャートである。図４のタ
イムチャートでは、図３の位相合わせ制御回路５２で２
進カウンタへのトリガパルス７０が１個生成されて、位
相合わせセレクタ５３を１回切り換えることにより１８
０度位相ステップ（位相反転）の位相合わせを行うのに
対し、図５のタイムチャートでは、２進カウントのトリ
ガパルス７０が２個生成されることにより、位相合わせ
セレクタ５３を１回切り換えて、また元に戻す動作をと
る。すなわち、３６０度位相ステップモードでは、位相
合わせ制御を行わず、後段の位相補償制御用シフトレジ
スタ５４、及び位相補償セレクタ５６での位相補償制御
により、位相補償回路出力クロックに、位相変動のない
クロックが出力される。
【００３４】次に、メタステーブル防止回路７４の動作
について述べている。いま、位相補償制御回路４０が位
相差吸収回路８１のみで構成されているとすると、シフ
トレジスタ５０の入力クロック４９に、位相変動によっ
て新たに変わったクロック変化点が、本レジスタ５０の
動作クロック８０のタイミングに合致しない時は、支障
なく位相補償制御を行うが、合致した時、あるいは非常
に近い時（フリップフロップのセットアップ／ホールド
タイムを守れない）は、本シフトレジスタ５０以降のク
ロックは、メタステーブルによって不安定になる。
について述べている。いま、位相補償制御回路４０が位
相差吸収回路８１のみで構成されているとすると、シフ
トレジスタ５０の入力クロック４９に、位相変動によっ
て新たに変わったクロック変化点が、本レジスタ５０の
動作クロック８０のタイミングに合致しない時は、支障
なく位相補償制御を行うが、合致した時、あるいは非常
に近い時（フリップフロップのセットアップ／ホールド
タイムを守れない）は、本シフトレジスタ５０以降のク
ロックは、メタステーブルによって不安定になる。
【００３５】よって、本発明は、メタステーブルによる
不安定なシステムクロックを生成することを防止するた
め、メタステーブル防止回路７４を有する。この回路
は、ＰＬＬ３１内の分周回路２４の出力による高い周波
数のクロックを動作クロック７５とし、このクロックで
常時外部クロック２６を小きざみにサンプリングしてい
る。外部クロック２６に位相変動が生じ、位相変動後の
クロック変化点が、動作クロック８０のタイミングに合
致するような、厳しいタイミング条件を検出した時、切
換信号７６でメタステーブル防止セレクタ７７を切り換
えることにより、シフトレジスタ５０を含む位相差吸収
回路８１の動作クロック８０は、逆相のクロックとなっ
て、クロック変化点のサンプリングを防止できる。この
ことにより、メタステーブルが生じる厳しいタイミング
を回避することで、位相補償制御を確実に行うことが可
能となる。
不安定なシステムクロックを生成することを防止するた
め、メタステーブル防止回路７４を有する。この回路
は、ＰＬＬ３１内の分周回路２４の出力による高い周波
数のクロックを動作クロック７５とし、このクロックで
常時外部クロック２６を小きざみにサンプリングしてい
る。外部クロック２６に位相変動が生じ、位相変動後の
クロック変化点が、動作クロック８０のタイミングに合
致するような、厳しいタイミング条件を検出した時、切
換信号７６でメタステーブル防止セレクタ７７を切り換
えることにより、シフトレジスタ５０を含む位相差吸収
回路８１の動作クロック８０は、逆相のクロックとなっ
て、クロック変化点のサンプリングを防止できる。この
ことにより、メタステーブルが生じる厳しいタイミング
を回避することで、位相補償制御を確実に行うことが可
能となる。
【００３６】図８は、本発明の一実施例の構成を示すブ
ロック図である。この図は、位相補償回路４０の動作ク
ロック８２，８３として、外部クロック２６と常時同期
しているが、外部クロック２６と別系統で、位相変動を
起こさないたクロックを使用してシステムクロックの位
相補償制御を行う。位相補償回路４０の動作は、前述の
説明と同じである。図１の構成では、位相補償回路４０
の動作クロックにＰＬＬ３１内部の分周器出力クロック
４８，７５を使用しているため、ＰＬＬの自走発振状態
から外部クロック回復によって、ＰＬＬが同期するまで
の同期化過程において、ＰＬＬの不安定な動作を防止す
るのに外部クロック異常検出回路４１、遅延回路４２、
及びセレクタ４３が必要であるが、図８の構成では、外
部クロック２６と位相補償回路４０の動作クロック８
２，８３が常時同期しているため、前述の付属回路４
１，４２，４３は不要である。
ロック図である。この図は、位相補償回路４０の動作ク
ロック８２，８３として、外部クロック２６と常時同期
しているが、外部クロック２６と別系統で、位相変動を
起こさないたクロックを使用してシステムクロックの位
相補償制御を行う。位相補償回路４０の動作は、前述の
説明と同じである。図１の構成では、位相補償回路４０
の動作クロックにＰＬＬ３１内部の分周器出力クロック
４８，７５を使用しているため、ＰＬＬの自走発振状態
から外部クロック回復によって、ＰＬＬが同期するまで
の同期化過程において、ＰＬＬの不安定な動作を防止す
るのに外部クロック異常検出回路４１、遅延回路４２、
及びセレクタ４３が必要であるが、図８の構成では、外
部クロック２６と位相補償回路４０の動作クロック８
２，８３が常時同期しているため、前述の付属回路４
１，４２，４３は不要である。
【００３７】以上のように、本発明によれば、外部クロ
ックの位相変動に伴うＰＬＬの一時的な周波数変動に起
因する障害をエラスティックバッファを用いずに回避で
きる。このためデータがエラスティックバッファを通過
することによって発生するデータ遅延が改善され、ＬＡ
Ｎ内のシステム応答時間を短縮できる効果がある。
ックの位相変動に伴うＰＬＬの一時的な周波数変動に起
因する障害をエラスティックバッファを用いずに回避で
きる。このためデータがエラスティックバッファを通過
することによって発生するデータ遅延が改善され、ＬＡ
Ｎ内のシステム応答時間を短縮できる効果がある。
【００３８】なお、本実施例では、ＰＬＬによりシステ
ムクロックを生成することとしたが、本発明は、これに
限られるものではなく、外部クロックを受けて、分周ま
たは逓倍する機能があれば良い。
ムクロックを生成することとしたが、本発明は、これに
限られるものではなく、外部クロックを受けて、分周ま
たは逓倍する機能があれば良い。
【００３９】
【発明の効果】以上述べたように、外部クロックの位相
が変動した場合、システムクロックの位相補償を行うこ
とにより、位相変動のないシステムクロックを供給でき
る情報処理システムを提供できる。
が変動した場合、システムクロックの位相補償を行うこ
とにより、位相変動のないシステムクロックを供給でき
る情報処理システムを提供できる。
【図１】本発明の一実施例のシステムクロック位相補償
回路を取り入れた情報処理シテムのブロック図
回路を取り入れた情報処理シテムのブロック図
【図２】システムクロック位相補償回路の中の位相差吸
収回路のブロック図
収回路のブロック図
【図３】位相差吸収回路の中の位相合わせ制御回路の回
路図
路図
【図４】システムクロック位相補償回路の一動作例を示
すタイムチャート
すタイムチャート
【図５】システムクロック位相補償回路の一動作例を示
すタイムチャート
すタイムチャート
【図６】ＰＬＬ（位相同期ループ）のブロック図
【図７】従来技術の構成を示すブロック図
【図８】本発明の一実施例のシステムクロック位相補償
回路を取り入れた情報処理システムのブロック図
回路を取り入れた情報処理システムのブロック図
２１……位相比較器、２２……ローパスフィルタ、２３
……電圧制御発振器（ＶＣＯ）、２４……分周器（カウ
ンタ）、３１……位相同期ループ（ＰＬＬ）、４０……
システムクロック位相補償回路、７４……メタステーブ
ル防止回路、８１……位相差吸収回路、４１……外部ク
ロック異常検出回路、４２……遅延回路、４３……セレ
クタ
……電圧制御発振器（ＶＣＯ）、２４……分周器（カウ
ンタ）、３１……位相同期ループ（ＰＬＬ）、４０……
システムクロック位相補償回路、７４……メタステーブ
ル防止回路、８１……位相差吸収回路、４１……外部ク
ロック異常検出回路、４２……遅延回路、４３……セレ
クタ
Claims (5)
- 【請求項１】外部クロックを受けて、システムクロック
を生成するシステムクロック回路を有する情報処理シス
テムにおいて、 外部クロックに位相変動が生じた時に、入力された外部
クロックの位相を補償して、補償後の外部クロックを上
記システムクロック回路に出力する位相補償回路を有す
ることを特徴とする情報処理システム。 - 【請求項２】請求項１記載の情報処理システムにおい
て、 上記位相補償回路は、位相変動を検出するための動作ク
ロックとして、外部クロックと同期したクロックを使用
することを特徴とする情報処理システム。 - 【請求項３】請求項１記載の情報処理システムにおい
て、 上記位相補償回路は、位相変動を検出するための動作ク
ロックとして、上記システムクロック回路の出力するシ
ステムクロックを使用することを特徴とする情報処理シ
ステム。 - 【請求項４】請求項１、２または３記載の情報処理シス
テムにおいて、 上記システムクロック回路は、位相比較器と、ロ−パス
フィルタと、電圧制御発振器と、分周器とを有する位相
同期ル−プであることを特徴とする情報処理システム。 - 【請求項５】請求項４記載の情報処理システムにおい
て、 外部クロックの異常を検出した時に外部クロック異常検
出信号を出力する外部クロック異常検出回路と、 上記外部クロック異常検出信号を受けて外部クロックの
異常を検出した時および外部クロックが正常となる時
に、位相同期ループ入力選択信号を出力する遅延回路
と、 上記位相同期ループ入力選択信号を受けて、外部クロッ
クが正常となるまでの、位相同期ループ自走発振状態ま
たは同期化過程においては、上記位相補償回路を通さな
い外部クロックを上記位相同期ループに入力し、位相同
期ループ自走発振状態または同期化過程終了後、位相同
期ループに位相補償回路から出力された外部クロックを
入力する位相同期ループ入力選択セレクタとを有するこ
とを特徴とする情報処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04250173A JP3084151B2 (ja) | 1992-09-18 | 1992-09-18 | 情報処理システム |
| US08/123,358 US5455840A (en) | 1992-09-18 | 1993-09-17 | Method of compensating a phase of a system clock in an information processing system, apparatus employing the same and system clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04250173A JP3084151B2 (ja) | 1992-09-18 | 1992-09-18 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06102964A true JPH06102964A (ja) | 1994-04-15 |
| JP3084151B2 JP3084151B2 (ja) | 2000-09-04 |
Family
ID=17203908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04250173A Expired - Lifetime JP3084151B2 (ja) | 1992-09-18 | 1992-09-18 | 情報処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5455840A (ja) |
| JP (1) | JP3084151B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715412A1 (de) * | 1994-11-28 | 1996-06-05 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Ermittlung von Phasenänderungen eines Referenz-Eingangssignals eines Phasenregelkreises |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682112A (en) * | 1994-05-18 | 1997-10-28 | Nec Corporation | Phase locked loop control apparatus |
| US5586149A (en) * | 1994-12-07 | 1996-12-17 | Motorola Inc. | Interference dependent adaptive phase clock controller |
| JPH08217294A (ja) * | 1995-02-10 | 1996-08-27 | Nec Data Terminal Ltd | ロール紙セット装置 |
| JP2859179B2 (ja) * | 1995-09-26 | 1999-02-17 | 宮城日本電気株式会社 | 装置内システムクロック供給方式 |
| JP3253514B2 (ja) * | 1996-03-22 | 2002-02-04 | 沖電気工業株式会社 | Ｐｌｌ回路におけるクロック生成回路 |
| US6046646A (en) * | 1997-06-13 | 2000-04-04 | Lo; Pedro W. | Modulation of a phase locked loop for spreading the spectrum of an output clock signal |
| US5859549A (en) * | 1997-06-13 | 1999-01-12 | Tektronix, Inc. | Digital audio frame and block synchonization |
| JPH113134A (ja) * | 1997-06-13 | 1999-01-06 | Toshiba Corp | 半導体チップキット |
| US6141394A (en) * | 1997-12-22 | 2000-10-31 | Philips Electronics North America Corporation | Fractional-N frequency synthesizer with jitter compensation |
| US5939916A (en) * | 1997-12-23 | 1999-08-17 | Northern Telecom Limited | Phase shifter suitable for clock recovery systems |
| US6172571B1 (en) | 1998-07-28 | 2001-01-09 | Cypress Semiconductor Corp. | Method for reducing static phase offset in a PLL |
| FR2783985B1 (fr) | 1998-09-25 | 2000-11-24 | St Microelectronics Sa | Dispositif de neutralisation d'un circuit electronique |
| JP2000138658A (ja) * | 1998-10-30 | 2000-05-16 | Fujitsu Ltd | クロック切り替えシステム |
| JP2000174616A (ja) * | 1998-12-04 | 2000-06-23 | Fujitsu Ltd | 半導体集積回路 |
| JP3727206B2 (ja) * | 1999-11-11 | 2005-12-14 | Ｎｅｃエレクトロニクス株式会社 | クロック乗換回路及びその方法 |
| JP3479018B2 (ja) * | 2000-01-24 | 2003-12-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
| US6622255B1 (en) * | 2000-09-13 | 2003-09-16 | Intel Corporation | Digital clock skew detection and phase alignment |
| DE10064929A1 (de) * | 2000-12-23 | 2002-07-04 | Alcatel Sa | Verfahren und Kompensationsmodul zur Phasenkompensation von Taktsignalen |
| US7777541B1 (en) | 2006-02-01 | 2010-08-17 | Cypress Semiconductor Corporation | Charge pump circuit and method for phase locked loop |
| JP2012244598A (ja) * | 2011-05-24 | 2012-12-10 | Fujitsu Ltd | 同期化回路及び同期化方法 |
| JP2016057820A (ja) * | 2014-09-09 | 2016-04-21 | 株式会社東芝 | 半導体装置及び半導体装置のテスト方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0500263A3 (en) * | 1991-02-20 | 1993-06-09 | Research Machines Plc | Method for synchronising a receiver's data clock |
| JPH04313917A (ja) * | 1991-03-29 | 1992-11-05 | Mitsubishi Electric Corp | ダブルｐｌｌ装置 |
-
1992
- 1992-09-18 JP JP04250173A patent/JP3084151B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-17 US US08/123,358 patent/US5455840A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715412A1 (de) * | 1994-11-28 | 1996-06-05 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Ermittlung von Phasenänderungen eines Referenz-Eingangssignals eines Phasenregelkreises |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3084151B2 (ja) | 2000-09-04 |
| US5455840A (en) | 1995-10-03 |
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