JP5515920B2

JP5515920B2 - Ｄｐｌｌ回路

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Publication number: JP5515920B2
Application number: JP2010067150A
Authority: JP
Inventors: 文彦森
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2010-03-24
Filing date: 2010-03-24
Publication date: 2014-06-11
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Also published as: JP2011199792A

Description

本発明は、端末装置で入力したデータと同期したクロックを生成するＤＰＬＬ回路に係り、特にノイズが混入した受信データ（入力データ）から歪みを除去するノイズフィルタ（雑音除去回路）に関する。

ＤＰＬＬ（ＤｉｇｉｔａｌＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路は、通信システムにおける端末装置の入力回路などで多く使用されており、端末装置が入力したディジタルデータと同期したクロックを生成（再生）することで、入力データの復調や中継等を可能にする。

図６は従来のＤＰＬＬ回路のブロック図を示す。デジタル位相比較器１は、入力された入力データＲＸＤと再生クロックＲＸＣとの位相差を、高周波発振器２の出力になるクロックＣＬＫのカウント値として求める。デジタルループフィルタ３はデジタル位相比較器１で検出した位相差をもとに生成した誤差信号を平均化する。Ｄ／Ａ変換器４はフィルタ３のデジタル出力をアナログ値に変換する。電圧制御発振器（ＶＣＯ）５は、Ｄ／Ａ変換器４のアナログ出力を制御電圧としてそれに比例した周波数の発振出力を得、これを再生クロックＲＸＣとしてデジタル位相比較器１にフィードバックする。このブロック構成により、ＤＰＬＬ回路は、電圧制御発振器５の発振出力にはその位相が入力データＲＸＤに同期したものを得ることができ、入力データＲＸＤのジッタにも追従して再生クロックＲＸＣの位相を変化させることができる。

なお、ＤＰＬＬ回路は、入力周波数のＮ倍の周波数を生成するために、電圧制御発振器（ＶＣＯ）５の発振出力を分周器で１／Ｎに分周してデジタル位相比較器１にフィードバックする構成とする場合もある。

このような構成となるＤＰＬＬ回路において、デジタル位相比較器１にカウント動作を得るための高周波発振器２のクロック（ベースクロック）ＣＬＫには、入力データＲＸＤの通信速度（ビット毎秒）より十分に高い周波数（通常３２倍又は１６倍）のものを必要とする。すなわち、ＤＰＬＬ回路は入力データをベースクロックによってサンプリングし、３２回（又は１６回）カウントする間に入力データに変化点が発生したかどうかを監視し、この変化点の発生がどの領域にあったかを判断することで再生クロックＲＸＣの位相補正（同期化）を行う。

ベースクロックが通信速度（ビット毎秒）の１６倍で，再生クロックＲＸＣの立ち上がりで入力データを取り込む場合について図７〜図９を参照して説明する（例えば、特許文献１参照）。

図７に示すように、再生クロックＲＸＣの立ち上がりタイミングａが入力データＲＸＤの１ビット幅の中心（入力データＲＸＤの変化点検出からベースクロックＣＬＫを８カウントした位置）に有る場合は、フェーズロックされ、再生クロックＲＸＣの“Ｌ”レベル幅（クロック８カウント分）は変化しない（ベースクロックのフルカウンタ値は８＋８＝１６となる）。

再生クロックＲＸＣの立ち上がりが入力データＲＸＤの中心からずれている場合には、再生クロックＲＸＣの立ち上がりが入力データの１ビット幅の中心になるように再生クロックＲＸＣの“Ｌ”レベルの幅を変化させて調整する。

すなわち、図８に示すように、再生クロックＲＸＣの立ち上がりタイミングａが入力データＲＸＤの１ビット幅の中心より後方に有る場合は、再生クロックＲＸＣの“Ｌ”レベル幅を「クロック数−１」に調整して７クロックとして次の再生クロックＲＸＣの立ち上がりを１クロック分進める（ベースクロックのフルカウンタ値は８＋７＝１５となる）。これを繰り返し行うことで、再生クロックＲＸＣの立ち上がりは入力データＲＸＤの１ビットの中心にきてフェーズロックされる。

また、図９に示すように、再生クロックＲＸＣの立ち上がりタイミングａが入力データＲＸＤの１ビット幅の中心より前方にある場合は、再生クロックＲＸＣの“Ｌ”レベル幅を「クロック数＋１」に調整して９クロックとして次の再生クロックＲＸＣの立ち上がりを１クロック分遅らす（ベースクロックのフルカウンタ値は８＋９＝１７となる）。これを繰り返し行うことで、再生クロックＲＸＣの立ち上がりは入力データＲＸＤの１ビットの中心に来てフェーズロックされる。

以上のように、通常、ＤＰＬＬ回路の位相調整用のベースクロックＣＬＫを出力する高周波発振器２は、発振周波数が通信速度（ビット毎秒）の１６倍以上のものが要求される。この１６倍以上の発振周波数の確保は、通信速度が低速の場合は問題ないが、高速になるとその１６倍以上のベースクロックＣＬＫを安定して出力できる高周波発振器２の実現が難しくなる。また、高周波発振器２の高周波化はその消費電力（スイッチングロス）の増大にもなる。

逆に、高周波発振器２の発振周波数に通信速度の１６倍よりも低いものを採用すると、入力データに混入したノイズ（雑音）の大きさ、タイミングによっては入力データにビット誤りを発生させるおそれがある。この対策として、入力データからノイズを除去するノイズフィルタを通してＤＰＬＬへの入力データとして取り込む構成が考えられる。

上記のノイズフィルタとしては、図１０に示す雑音除去回路がある（例えば、特許文献２参照）。図１０は入力信号ＲＸＤの１ビット幅に対して４周期のクロック信号ＣＬＫとする場合（入力信号ＲＸＤの１ビットが４クロック幅構成の場合）を示し、ＤＰＬＬ回路の入力データになる入力信号ＲＸＤは、３段に縦続接続されたＤ型フリップフロップ１１，１２，１３で構成するシフトレジスタによって、クロック信号ＣＬＫの立ち上がりに同期して順次サンプルホールドされる。それぞれのフリップフロップ１１，１２，１３によってサンプルホールドされ信号ＲＸＤ＿ＰＲ（１），ＲＸＤ＿ＰＲ（２），ＲＸＤ＿ＰＲ（３）を判定回路１４に取り込む。判定回路１４は、マルチプレクサ１５と共に入力ロジックを構成し、与えられる信号ＲＸＤ＿ＰＲ（１），ＲＸＤ＿ＰＲ（２），ＲＸＤ＿ＰＲ（３）がすべて同じレベル（ＯＮまたはＯＦＦ）である場合に、出力である判定信号を“０”とし、信号ＲＸＤ＿ＰＲ（１），ＲＸＤ＿ＰＲ（２），ＲＸＤ＿ＰＲ（３）の少なくとも１つが異なる場合には、判定信号を“１”としてマルチプレクサ１５に与える。マルチプレクサ１５は、“０”レベルの判定信号が与えられると、フリップフロップ１１の出力である信号ＲＸＤ＿ＰＲ（１）を選択してフリップフロップ１６の入力に与え、マルチプレクサ１５は“１”レベルの判定信号が与えられると、フリップフロップ１６によりホールドされた出力信号ＲＸＤ＿ＰＲ（４）を選択してフリップフロップ１６の入力に与える。

このように、図１０に示す雑音除去回路にあっては、フリップフロップ１１によってサンプルホールドされた信号ＲＸＤ＿ＰＲ（１）が、クロック信号ＣＬＫの周期（サンプリング周期）でサンプルされる直前の２周期分の期間にサンプルされた信号ＲＸＤ＿ＰＲ（２），ＲＸＤ＿ＰＲ（３）と一致しない場合は、それまでの出力信号を保持し、一致した場合には信号ＲＸＤ＿ＰＲ（１）を出力するようにしている。

これにより、入力信号をサンプリング周期の期間でサンプリングして量子化した信号ＲＸＤ＿ＰＲ（１）のパルス幅が、サンプリング周期の２倍以下の場合に、入力信号に発生したパルスを雑音として除去して、雑音が除去された入力信号をフリップフロップ１６の出力信号として得る。

特許第３５１８１３０号特許第２８１８１９２号

特許文献２で提案する雑音除去回路によれば、複数段のシフトレジスタと少しの論理回路の組み合わせで入力データからノイズを除去できるが、入力データに混入したノイズの幅がクロック周期程度にまで大きくなり、ノイズ位置が入力データの中間位置になるビット割れが発生すると、当該ノイズを入力データの次のビットとして判定してしまうおそれがある。

本発明の目的は、入力データに混入したノイズの幅がクロック周期程度にまで大きくなり、ノイズ位置が入力データの中間位置に発生した場合にも、入力データからノイズを除去し、この入力データから同期したクロックを生成できるようにしたＤＰＬＬ回路を提供することにある。

本発明は、前記の課題を解決するため、入力データからノイズを除去するノイズフィルタとして、入力データに対して、Ｎ段縦続接続のシフトレジスタを設け、このシフトレジスタの各段レジスタのクロック同期した出力の一致・不一致状態に応じて最終段のレジスタの入力を切り替えるようにしたものである。

また、本発明は、上記のノイズフィルタでは除去しきれない入力データの歪みを除去する歪み除去回路として、上記のノイズフィルタの出力を入力データとするＮ段縦続接続のシフトレジスタの各段レジスタの出力から入力データの変化点を信号ＥＶＥＮＴ＿ＤＥＴとして検出し、このデータ変化点の違いから入力データの歪みクロック位置を抽出し、この歪みクロック位置を回避して入力データのサンプリング波形を得るようにしたものである。

以上のことから、本発明は、以下の構成を特徴とする。

１ビットを４クロック幅以上で構成する入力データからノイズフィルタでノイズを除去し、ノイズを除去した入力データと同期したクロックを生成するＤＰＬＬ回路において、
前記ノイズフィルタは、
前記入力データとなる入力信号RXDをシフトする４段縦続接続のシフトレジスタと、
各段のシフトレジスタの出力信号を入力して論理信号を生成し４段目のシフトレジスタに出力する入力ロジック回路を備え、
前記入力ロジック回路は、
前記４段目のシフトレジスタの出力と３段目のシフトレジスタの出力が不一致で、３段目のシフトレジスタの出力と２段目のシフトレジスタの出力が一致したときと３段目のシフトレジスタの出力と１段目のシフトレジスタの出力が一致したときに４段目のシフトレジスタの出力を反転し、反転信号を４段目のシフトレジスタの入力端子に入力する論理構成とし、
前記４段目のシフトレジスタからノイズ除去された前記入力データを得るよう構成したことを特徴とする。

前記ノイズフィルタは、
前記４段目のシフトレジスタの出力側に接続された５段縦続接続のシフトレジスタと、
前記５段縦続接続のシフトレジスタの出力信号の不一致により入力信号の変化点EVENT _- DETをそれぞれCLKの１クロック分シフトしてシフト信号EVENT _- S1，EVENT _- S2を出力するシフトレジスタと、
前記変化点EVENT _- DETで、前記４段目のシフトレジスタからの入力データRXD _- PR(4)の１ビット幅に対する増加分クロックをカウントし、所定カウント値に増加したとき論理回路の出力信号によりカウントをクリアして０に戻すカウンタと、
前記カウンタによるカウント値、前記変化点をシフトするシフトレジスタで検出された不一致EVENT _- DET、及びこの不一致信号のシフト信号EVENT _- S1で１クロック遅れ信号SRXC _- FWDを得るフリップフロップと、
前記シフト信号EVENT _- S2が”Ｈ”で自身の出力SRXCが”Ｌ”のとき”Ｈ”と
前記遅れ信号SRXC _- FWDが”Ｈ”のときの何れかで出力SRXCを生成するフリップフロップと、
生成されたSRXCを入力し、前記入力データとして出力するフリップフロップ、
を備えたことを特徴とする。

以上のとおり、本発明によれば、入力データに対して、Ｎ段縦続接続のシフトレジスタを設け、このシフトレジスタの各段レジスタのクロック同期した出力の一致・不一致状態に応じて最終段のレジスタの入力を切り替えるノイズフィルタ構成とするため、入力データに混入したノイズの幅がクロック周期程度にまで大きくなり、ノイズ位置が入力データの中間位置に発生した場合にも、入力データからノイズを除去できる。

また、本発明は、上記のノイズフィルタの出力を入力データとするＮ段縦続接続のシフトレジスタの各段レジスタの出力から入力データの変化点を信号ＥＶＥＮＴ＿ＤＥＴとして検出し、このデータ変化点の違いから入力データの歪みクロック位置を抽出し、この歪みクロック位置を回避して入力データのサンプリング波形を得る歪み除去回路を設けたため、ノイズフィルタでは除去しきれない入力データの歪みを除去できる。

具体的には、ノイズや電源変動などで、通信端末の入力データ（受信データ）に１ビット分のノイズパルスが混入しても、ノイズフィルタによってビット割れを無くすことができる。また、ノイズフィルタでは除去しきれない最大５０％のパルス幅変動には、歪み除去回路で歪みを除去することができる。これらノイズ、歪み除去によって、受信回路でビット誤りを除去し、通信エラーを防ぎ、デジタル通信の伝送路のノイズ耐性を向上できる。

本発明の実施形態１を示すノイズフィルタの回路構成図。実施形態１におけるノイズ除去動作のタイムチャート。実施形態１におけるノイズ除去動作のタイムチャート。本発明の実施形態２を示す歪み除去回路の回路構成図。実施形態２における歪み除去動作のタイムチャート。従来のＤＰＬＬ回路のブロック図。ＤＰＬＬ回路のフェーズロック状態の波形図。ＤＰＬＬ回路における「調整値−１」の制御状態の波形図。ＤＰＬＬ回路における「調整値＋１」の制御状態の波形図。従来のノイズフィルタの回路構成図。

（実施形態１）
図１は、本実施形態におけるノイズフィルタ部の回路構成図である。同図のノイズフィルタは、概略的には、１クロック幅までのノイズパルスを許容すること、および入力データのビット割れの補正を目的とし、入力信号ＲＸＤの１ビットの内、２番目と３番目のクロックにノイズパルスが入った場合に補正できる機能構成である。

図１は、ＤＰＬＬ回路の入力データになる入力信号ＲＸＤの１ビットが４クロック幅構成の場合である。Ｄ型フリップフロップ１１，１２，１３を縦続接続で構成するシフトレジスタによって、入力データＲＸＤはクロック信号ＣＬＫの立ち上がりに同期して１クロックずつ遅らせて順次サンプルホールドされる。このシフトレジスタの各段レジスタになるフリップフロップ１１，１２，１３によってサンプルホールドされた信号ＲＸＤ＿ＰＲ（１），ＲＸＤ＿ＰＲ（２），ＲＸＤ＿ＰＲ（３）を入力ロジック１７に取り込む。入力ロジック１７は、図１０の判定回路１４と異なり、図示の論理回路構成で最終段のＤ型フリップフロップ１６の入力をマルチプレクサで切り替えることでノイズパルスを除去した出力信号ＲＸＤ＿ＰＲ（４）を得る。

入力ロジック１７の論理は、信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が不一致のときにおいて、信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（２）が一致、または信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（１）が一致のとき、信号ＲＸＤ＿ＰＲ（４）を反転した信号をフリップフロップ１６のＤ端子入力とし、その他の場合はフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）を反転することなくフリップフロップ１６のＤ端子入力とする。

この論理回路構成とする入力ロジック１７の詳細を説明する。排他的論理和回路１７Ａは信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が不一致か否かを判定する。排他的論理和回路１７Ｂは信号ＲＸＤ＿ＰＲ（３）と信号ＲＸＤ＿ＰＲ（２）が一致したか否かを判定する。排他的論理和回路１７Ｃは信号ＲＸＤ＿ＰＲ（３）と信号ＲＸＤ＿ＰＲ（１）が一致したか否かを判定する。論理和回路１７Ｄは、排他的論理和回路１７Ｂに一致判定が得られたこと、または排他的論理和回路１７Ｃに一致判定が得られたことを検出する。論理積回路１７Ｅは論理和回路１７Ａが不一致判定となり、かつ論理和回路１７Ｄに一致判定が得られたときにマルチプレクサ１７Ｆの入力を信号ＲＸＤ＿ＰＲ（４）からそれを論理インバータ１７Ｇで反転した信号に切替える。マルチプレクサ１７Ｆの出力Ｙはフリップフロップ１６のＤ端子入力とし、フリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）は図６に示すＤＰＬＬ回路のデジタル位相比較器１の入力データＲＸＤとして入力する。

図２および図３は、図１に示すノイズフィルタによるノイズ除去動作のタイムチャートの例である。図２は入力信号ＲＸＤがノイズパルスで歪んだ波形（欠けた波形）の場合のタイムチャートを示す。図２では、入力信号ＲＸＤがクロック信号の第２パルス期間でノイズパルスが重畳した場合を示し、この場合にはフリップフロップ１６には入力信号ＲＸＤからノイズパルスを除去した出力信号ＲＸＤ＿ＰＲ（４）を得ることができる。

同図の期間Ｔ０では、クロックＣＬＫのタイミングで信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が不一致となり、信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（１）が一致するため、マルチプレクサ１７Ｆの出力Ｙは信号ＲＸＤ＿ＰＲ（４）を反転した論理“１”（ハイレベル）となってフリップフロップ１６のＤ端子入力となり、次の期間Ｔ１ではフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）はセット（論理“１”）される。

この期間Ｔ１では、信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が不一致になるが、信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（２）が不一致、かつ、信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（１）が不一致のため、マルチプレクサ１７Ｆの出力Ｙは信号ＲＸＤ＿ＰＲ（４）を反転することなく、そのままフリップフロップ１６のＤ端子入力となり、次の期間Ｔ２ではフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）はセット（論理“１”）に保持される。

この期間Ｔ２では、信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が一致するため、マルチプレクサ１７Ｆの出力Ｙは信号ＲＸＤ＿ＰＲ（４）を反転することなく、そのままフリップフロップ１６のＤ端子入力となり、次の期間Ｔ３ではフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）はセット（論理“１”）に保持される。同様に、期間Ｔ３では信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が一致するため、次の期間Ｔ４ではフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）はセット（論理“１”）に保持される。

以上の論理動作により、入力信号ＲＸＤがクロック信号の第２パルス期間でノイズパルスが重畳した場合にも、フリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）には４クロック期間（Ｔ１〜Ｔ４）だけノイズを除去し、入力データを完全に復元することができる。さらに、この復元した入力データをＤＰＬＬ回路の入力とすることで、入力データと同期したクロックを生成することができる。

なお、回路構成としては、入力データがもつパルス幅の４倍のクロックを使う場合では、シフトレジスタの４段縦続回路と少しの論理回路で構成する入力ロジックで実現でき、しかも１つのクロック信号のみで済む。

図３では、入力信号ＲＸＤがクロック信号の第３パルス期間でノイズパルスが重畳した場合を示す。同図の期間Ｔ０では、クロックＣＬＫのタイミングで信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が不一致となり、信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（２）が一致するため、マルチプレクサ１７Ｆの出力Ｙは信号ＲＸＤ＿ＰＲ（４）を反転した論理“１”（ハイレベル）となってフリップフロップ１６のＤ端子入力となり、次の期間Ｔ１ではフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）はセット（論理“１”）される。

この期間Ｔ１では、信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が一致するため、マルチプレクサ１７Ｆの出力Ｙは信号ＲＸＤ＿ＰＲ（４）を反転することなく、そのままフリップフロップ１６のＤ端子入力となり、次の期間Ｔ２ではフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）はセット（論理“１”）に保持される。

この期間Ｔ２では、信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が不一致になり、信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（１）が一致するため、マルチプレクサ１７Ｆの出力Ｙは信号ＲＸＤ＿ＰＲ（４）を反転した論理“０”（ローレベル）となってフリップフロップ１６のＤ端子入力となり、次の期間Ｔ３ではフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）はリセット（論理“０”）される。

この期間Ｔ３では、信号ＲＸＤ＿ＰＲ（４）とＲＸＤ＿ＰＲ（３）が不一致になるが、信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（２）が不一致、かつ、信号ＲＸＤ＿ＰＲ（３）とＲＸＤ＿ＰＲ（１）が不一致のため、マルチプレクサ１７Ｆの出力Ｙは信号ＲＸＤ＿ＰＲ（４）を反転することなく、そのままフリップフロップ１６のＤ端子入力となり、次の期間Ｔ４ではフリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）はリセット（論理“０”）に保持される。

以上の論理動作により、入力信号ＲＸＤがクロック信号の第３パルス期間でノイズパルスが重畳した場合にも、フリップフロップ１６の出力信号ＲＸＤ＿ＰＲ（４）にはノイズを除去した入力データを得ることができる。なお、図３の場合は、２クロック期間（Ｔ１〜Ｔ２）だけを復元した５０％歪みの波形になる。また、入力信号ＲＸＤがクロック信号の第１パルス期間または第４パルス期間にノイズパルスが重畳した場合は、それら期間を歪みとして除いた復元波形を得ることができる。

したがって、本実施形態によれば、入力データに混入したノイズの幅がクロック周期程度にまで大きくなり、ノイズ位置が入力データの中間位置に発生した場合にも、入力データからノイズを除去し、この入力データから同期したクロックを生成でき、ＤＰＬＬ回路による入力データと同期したクロック生成にも、ノイズフィルタでビット誤りを除去することができる。これに伴い、ＤＰＬＬ回路による入力データと同期したクロック生成に際して、通信エラーを防ぎ、デジタル通信の伝送路のノイズ耐性が向上させることができる。

なお、本実施形態では、入力データの１ビットが４クロック幅の場合のノイズフィルタを示すが、入力データの１ビット幅が５クロック幅や６クロック幅など、４クロック幅以上の入力データに対するノイズ除去機能をもつ回路構成に適宜設計変更できる。

（実施形態２）
図３に示す入力データの場合は、２クロック期間（Ｔ１〜Ｔ２）だけを復元した５０％歪みの波形になる。本実施形態では、上記のノイズフィルタでは除去しきれない入力データの歪みを除去する歪み除去回路を提供するものである。

この歪み除去回路は、上記のノイズフィルタの出力を入力データとするＮ段縦続接続のシフトレジスタの各段レジスタの出力から入力データの変化点を表す信号ＥＶＥＮＴ＿ＤＥＴとして検出し、このデータ変化点の違いから入力データの歪みクロック位置を抽出し、この歪みクロック位置を回避して入力データのサンプリング波形を得るものである。

図４は、本実施形態における歪み除去回路の回路構成図を示し、図１のフィルタ出力ＲＸＤ＿ＰＲ（４）を入力とし、この５０％歪みまで補正した出力から歪みを除去してＤＰＬＬ回路のデジタル位相比較回路１の入力データＲＸＤを得る。図５はその動作タイミングを示す。

図４の構成を図５を参照して説明する。５段に縦続接続されたＤ型フリップフロップ２１，２２，２３，２４，２５は、ノイズ除去後の入力データＲＸＤ＿ＰＲ（４）を順次１クロックＣＬＫ分シフトした信号ＲＸＤ＿Ｓ（１）〜ＲＸＤ＿Ｓ（５）を得るシフトレジスタを構成する。排他的論理和２６は、上記のシフト信号ＲＸＤ＿Ｓ（１）〜ＲＸＤ＿Ｓ（５）のうち、信号ＲＸＤ＿Ｓ（２）と信号ＲＸＤ＿Ｓ（３）の排他的論理和演算で入力データの変化点を表す信号ＥＶＥＮＴ＿ＤＥＴを得る。２段縦続接続されたＤ型フリップフロップ２７，２８は、それぞれ１つ上の信号をＣＬＫの１クロック分遅延させるシフトレジスタを構成し、信号ＥＶＥＮＴ＿ＤＥＴに対してクロック周期分をシフトしたタイミング調整用信号ＥＶＥＮＴ＿Ｓ１，ＥＶＥＮＴ＿Ｓ２を得る。

４進カウンタ２９は、入力信号ＲＸＤ＿ＰＲ（４）の１ビット幅に対してクロックＣＬＫで「０」から「３」まで４クロック分増加カウントし、ＣＬＫの立ち上がりで＋１し、このカウント値「３」のタイミング信号ＤＰＬＣＮＴを得る。このカウンタ２９は、通常自身がカウント値「３」まで増加したときにクリアされて０に戻る動作のほか、２つの例外を設ける。まず１つは図５のＣ点の例で、後述の信号ＳＲＸＣ＿ＦＷＤが“Ｈ”のとき、ＣＬＫの立ち上がりで０に戻す。もう１つは図５のＤ点の例で、ＥＶＥＮＴ＿Ｓ２が“Ｈ”で且つＳＲＸＣが“Ｌ”のとき、ＣＬＫの立ち上がりで０に戻す。これら制御はゲートＧ１，Ｇ２からなる論理回路で実行される。

Ｄ型フリップフロップ３０は、４進カウンタ２９のカウント値「３」でかつ変化点検出信号ＥＶＥＮＴ＿ＤＥＴが“Ｈ”または信号ＥＶＥＮＴ＿Ｓ１が“Ｈ”の状態を検出し、１クロックＣＬＫ遅れた信号ＳＲＸＣ＿ＦＷＤを得る。これら制御はゲートＧ３，Ｇ４からなる論理回路で実行される。

Ｄ型フリップフロップ３１は３つの条件のいずれかが成立した状態を検出し、ＣＬＫの立ち上がりで“Ｈ”になる信号ＳＲＸＣを得る。これら３つの条件は、図５のＡ点の場合は信号ＥＶＥＮＴ＿Ｓ２が“Ｈ”で且つ自身ＳＲＸＣが“Ｌ”のとき、ＣＬＫの立ち上がりで“Ｈ”になる。図５のＢ点の場合は信号ＳＲＸＣ＿ＦＷＤが“Ｈ”のとき、ＣＬＫの立ち上がりで“Ｈ”になる。このようにＲＸＤ＿ＰＲ（４）の変化点で各信号が“Ｈ”になる場所が変化する。これら制御はゲートＧ５，Ｇ６，Ｇ７で実行される。

なお、３番目の条件は、４進カウンタ２９のカウント値「３」で、変化点検出信号ＥＶＥＮＴ＿ＤＥＴが“Ｈ”でなく、且つ信号ＥＶＥＮＴ＿Ｓ１が“Ｈ”でないときにＣＬＫの立ち上がりで“Ｈ”になる。この３番目の条件は、入力データが変化しない状態のとき必要なものである。この制御はゲートＧ８，Ｇ９，Ｇ１０で実行される。

Ｄ型フリップフロップ３２は、信号ＳＲＸＣを単純にＣＬＫの１クロック分遅延させたタイミング調整用信号ＲＸＣＫを得る。この信号ＲＸＣＫが“Ｈ”のときのＣＬＫの立ち上がりでＲＸＤ＿Ｓ（５）を取り込んだものを、歪みを除去した入力データとして出力する。

以上の構成において、入力データに歪みがある場合のノイズフィルタ動作は図５に示すように、５０％歪みがある場合にもそれを除去した波形を得ることができる。図５では、入力データは、ビット０＝“１”、ビット１＝“０”、ビット２＝“１”、ビット３＝“０”、ビット４＝“１”、ビット５＝“０”、ビット６＝“１”、ビット７＝“０”の構成になる場合で、ビット０は４クロック幅（歪みなし）、ビット１は６クロック幅（歪み波形）、ビット２は５クロック幅（歪み波形）、ビット３は５クロック幅（歪み波形）、ビット４は２クロック幅（歪み波形）、ビット５は２クロック幅（歪み波形）、ビット６は２クロック幅（歪み波形）、ビット７は６クロック幅（歪み波形）の場合を示し、これら歪み波形の入力データから歪みを除去した入力データのビット（信号ＲＸＣＫのタイミングでの信号ＲＸＤ＿Ｓ（５）の論理値）を得ることができる。

このようなノイズフィルタにより、入力データが２クロック幅になる５０％歪み波形の場合の歪み除去のほか、入力データが６クロック幅や５クロック幅になる歪み波形の場合も歪み除去ができる。

なお、本実施形態では、入力データの１ビットが４クロック幅の場合のノイズフィルタを示すが、入力データの１ビット幅が６クロック幅など、他のデータ形式の入力データに対する歪み除去機能をもつ回路構成に適宜設計変更できる。

１デジタル位相比較器
２高周波発振器
３デジタルループフィルタ
４Ｄ／Ａ変換器
５電圧制御発振器（ＶＣＯ）

Claims

１ビットを４クロック幅以上で構成する入力データからノイズフィルタでノイズを除去し、ノイズを除去した入力データと同期したクロックを生成するＤＰＬＬ回路において、
前記ノイズフィルタは、
前記入力データとなる入力信号RXDをシフトする４段縦続接続のシフトレジスタと、
各段のシフトレジスタの出力信号を入力して論理信号を生成し４段目のシフトレジスタに出力する入力ロジック回路を備え、
前記入力ロジック回路は、
前記４段目のシフトレジスタの出力と３段目のシフトレジスタの出力が不一致で、３段目のシフトレジスタの出力と２段目のシフトレジスタの出力が一致したときと３段目のシフトレジスタの出力と１段目のシフトレジスタの出力が一致したときに４段目のシフトレジスタの出力を反転し、反転信号を４段目のシフトレジスタの入力端子に入力する論理構成とし、
前記４段目のシフトレジスタからノイズ除去された前記入力データを得るよう構成したことを特徴とするＤＰＬＬ回路。
前記ノイズフィルタは、
前記４段目のシフトレジスタの出力側に接続された５段縦続接続のシフトレジスタと、
前記５段縦続接続のシフトレジスタの出力信号の不一致により入力信号の変化点EVENT _- DETをそれぞれCLKの１クロック分シフトしてシフト信号EVENT _- S1，EVENT _- S2を出力するシフトレジスタと、
前記変化点EVENT _- DETで、前記４段目のシフトレジスタからの入力データRXD _- PR(4)の１ビット幅に対する増加分クロックをカウントし、所定カウント値に増加したとき論理回路の出力信号によりカウントをクリアして０に戻すカウンタと、
前記カウンタによるカウント値、前記変化点をシフトするシフトレジスタで検出された不一致EVENT _- DET、及びこの不一致信号のシフト信号EVENT _- S1で１クロック遅れ信号SRXC _- FWDを得るフリップフロップと、
前記シフト信号EVENT _- S2が”Ｈ”で自身の出力SRXCが”Ｌ”のとき”Ｈ”と
前記遅れ信号SRXC _- FWDが”Ｈ”のときの何れかで出力SRXCを生成するフリップフロップと、
生成されたSRXCを入力し、前記入力データとして出力するフリップフロップ、
を備えたことを特徴とする請求項１記載のＤＰＬＬ回路。