JPH09181713A - 高速ディジタルデータ・リタイミング装置 - Google Patents
高速ディジタルデータ・リタイミング装置Info
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- JPH09181713A JPH09181713A JP31611296A JP31611296A JPH09181713A JP H09181713 A JPH09181713 A JP H09181713A JP 31611296 A JP31611296 A JP 31611296A JP 31611296 A JP31611296 A JP 31611296A JP H09181713 A JPH09181713 A JP H09181713A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】高速に伝送される2進データビットに対してリ
タイミングクロックパルスとデータビットの遅延差異の
ための静的スキューと、時間と温度との変化による動的
スキューとが存在しても、データを安定的にリタイミン
グする。 【解決手段】外部入力クロックパルスからn位相のn個
の多重位相クロックパルスを生成する手段201と;この
n個の多重位相クロックパルスの中、外部から入力され
るデータビット間隔の中央に近接して遷移が発生するク
ロックパルスを1個以上選択するための制御信号を出力
する手段202と;多重位相クロックパルスとリタイミン
グクロックパルス選択信号とを受けて、外部から入力さ
れたデータビット間隔の中央でリタイミングクロックパ
ルスの遷移が発生するように、リタイミングクロックパ
ルスを合成する手段203と;この合成されたリタイミン
グクロックパルスを用いて外部入力データをリタイミン
グする手段204とを備える。
タイミングクロックパルスとデータビットの遅延差異の
ための静的スキューと、時間と温度との変化による動的
スキューとが存在しても、データを安定的にリタイミン
グする。 【解決手段】外部入力クロックパルスからn位相のn個
の多重位相クロックパルスを生成する手段201と;この
n個の多重位相クロックパルスの中、外部から入力され
るデータビット間隔の中央に近接して遷移が発生するク
ロックパルスを1個以上選択するための制御信号を出力
する手段202と;多重位相クロックパルスとリタイミン
グクロックパルス選択信号とを受けて、外部から入力さ
れたデータビット間隔の中央でリタイミングクロックパ
ルスの遷移が発生するように、リタイミングクロックパ
ルスを合成する手段203と;この合成されたリタイミン
グクロックパルスを用いて外部入力データをリタイミン
グする手段204とを備える。
Description
【0001】
【発明の属する技術分野】本発明は、高速で伝送される
2進データビットに対して、リタイミングクロックパル
スとデータビットとの遅延の差異による静的スキュー
(Static skew)と、時間および温度の変化による動的ス
キュー(Dynamic skew)とが存在するとしても、データ
を安定的にリタイミングすることができる高速ディジタ
ルデータ・リタイミング装置に関するものである。
2進データビットに対して、リタイミングクロックパル
スとデータビットとの遅延の差異による静的スキュー
(Static skew)と、時間および温度の変化による動的ス
キュー(Dynamic skew)とが存在するとしても、データ
を安定的にリタイミングすることができる高速ディジタ
ルデータ・リタイミング装置に関するものである。
【0002】
【従来の技術】従来、データが高速で伝送されるディジ
タルシステムでは、全体のシステムがシステムクロック
パルスに同期して動作する場合が多い。
タルシステムでは、全体のシステムがシステムクロック
パルスに同期して動作する場合が多い。
【0003】この場合、データとクロックパルスとの位
相が適切でない場合(すなわち、データの遷移(エッ
ジ:edge)とクロックパルスの遷移とがフリップフロッ
プの設定および遅延時間を満足するほど充分に離れてい
ない場合)、量子化条件が発生し、データを安定にリタ
イミングすることができない。
相が適切でない場合(すなわち、データの遷移(エッ
ジ:edge)とクロックパルスの遷移とがフリップフロッ
プの設定および遅延時間を満足するほど充分に離れてい
ない場合)、量子化条件が発生し、データを安定にリタ
イミングすることができない。
【0004】上記問題点を解決するためにPLL(Phas
e Locked Loop)構造を利用したクロックパルス復旧方式
[C.P.Summer(米国特許第8039874
号)、M.Belkin(米国特許第4400667
号)、C.R.Hogge(米国特許第4535459
号)]が開発された。この方法は、高速データ伝送時に
データを安定にリタイミングすることはできるが、一般
的に構成が複雑で、電圧制御発振器(Voltage controll
ed oscillator)、低域濾波器(Low Pass Filter)等のア
ナログ部品が使用されるので、集積化が難しく非経済的
であるという問題点があった。
e Locked Loop)構造を利用したクロックパルス復旧方式
[C.P.Summer(米国特許第8039874
号)、M.Belkin(米国特許第4400667
号)、C.R.Hogge(米国特許第4535459
号)]が開発された。この方法は、高速データ伝送時に
データを安定にリタイミングすることはできるが、一般
的に構成が複雑で、電圧制御発振器(Voltage controll
ed oscillator)、低域濾波器(Low Pass Filter)等のア
ナログ部品が使用されるので、集積化が難しく非経済的
であるという問題点があった。
【0005】これを克服するために、4個の位相(0
°、90°、180°、270°)を有した外部クロッ
クパルスを生成し、データの遷移部分を検出する。この
検出結果を用いて制御信号を生成し、順次的な位相遅延
を有するデータの中、外部のクロックパルスの位相に適
合な遅延データを選択することにより、外部クロックパ
ルスにデータを整列(align)させる方法が考案された。
°、90°、180°、270°)を有した外部クロッ
クパルスを生成し、データの遷移部分を検出する。この
検出結果を用いて制御信号を生成し、順次的な位相遅延
を有するデータの中、外部のクロックパルスの位相に適
合な遅延データを選択することにより、外部クロックパ
ルスにデータを整列(align)させる方法が考案された。
【0006】しかし、4個の位相を有したクロックパル
スを用いるため、周波数が上昇するのにつれてクロック
パルスの生成が難しくなる。[R.R.Cordell(IEEE journ
al of solid-state circuits, vol23、No2、1988)] これを解決するため、外部クロックパルスと位相とが反
対であるクロックパルスだけ、すなわち、2個の位相を
有したクロックパルスだけを用いてデータ整列させる方
法が提案されているが、この場合には、逆位相クロック
パルスを用いるため、システムのタイミング余裕(ti
ming margin)が低下するという短所があ
り、システム全体の動作周波数を低下させるという問題
があった[R.R.Cordell(米国特許4821
296)]。
スを用いるため、周波数が上昇するのにつれてクロック
パルスの生成が難しくなる。[R.R.Cordell(IEEE journ
al of solid-state circuits, vol23、No2、1988)] これを解決するため、外部クロックパルスと位相とが反
対であるクロックパルスだけ、すなわち、2個の位相を
有したクロックパルスだけを用いてデータ整列させる方
法が提案されているが、この場合には、逆位相クロック
パルスを用いるため、システムのタイミング余裕(ti
ming margin)が低下するという短所があ
り、システム全体の動作周波数を低下させるという問題
があった[R.R.Cordell(米国特許4821
296)]。
【0007】
【発明が解決しようとする課題】これを改善するため
に、遅延素子を用いて複数の位相のクロックパルスを生
成することによって単一位相の外部クロックパルスだけ
を使っても良い方法が開発された[S.W.Lowre
y(米国特許第5278873号)]。
に、遅延素子を用いて複数の位相のクロックパルスを生
成することによって単一位相の外部クロックパルスだけ
を使っても良い方法が開発された[S.W.Lowre
y(米国特許第5278873号)]。
【0008】図1は、上記の従来の2進データ・リタイ
ミング装置の構成図であって、101は、遷移検出器
(Edge Detector)、102は増減制御器(Increment-De
crement Controller)、103は両位相シフトレジスタ
(二つの位相によって動作するシフトレジスタ)および
多重化器(D/DD register & multiplexer)である。上記
遷移検出器101は、外部クロックパルスを複数段(st
ep)でなる遅延素子を用いて遅延させることによって多
数の位相の外部クロックパルスを生成し、これを用いて
データの遷移が発生する部分を検出する。
ミング装置の構成図であって、101は、遷移検出器
(Edge Detector)、102は増減制御器(Increment-De
crement Controller)、103は両位相シフトレジスタ
(二つの位相によって動作するシフトレジスタ)および
多重化器(D/DD register & multiplexer)である。上記
遷移検出器101は、外部クロックパルスを複数段(st
ep)でなる遅延素子を用いて遅延させることによって多
数の位相の外部クロックパルスを生成し、これを用いて
データの遷移が発生する部分を検出する。
【0009】上記制御信号生成器102は、検出された
データの遷移検出信号を用いて両位相シフトレジスタお
よび多重化器を制御するためのup/down制御信号を生成
し、両位相シフトレジスタおよび多重化器103は、制
御信号生成器からup/down制御信号を入力し、両位相シ
フトレジスタから外部クロックパルス(Local clock)
の位相に同期されたデータを選択し、多重化器を介して
これを出力する。
データの遷移検出信号を用いて両位相シフトレジスタお
よび多重化器を制御するためのup/down制御信号を生成
し、両位相シフトレジスタおよび多重化器103は、制
御信号生成器からup/down制御信号を入力し、両位相シ
フトレジスタから外部クロックパルス(Local clock)
の位相に同期されたデータを選択し、多重化器を介して
これを出力する。
【0010】ところで、上記の方法は複数の位相のクロ
ックパルスが不必要だという長所はあるが(すなわち、
一つの位相のクロックパルスだけを利用する)、上述の
いろいろの方法のように非周期的な無作為(random)デ
ータを遅延素子を用いて遅延させることによって、シス
テムの性能がデータのパターンに依存することになり
(Data pattern-dependent)、データの位相に一定時間
以上連続的に差異(揺れ:wander)が発生し、あらかじ
めきめておいた遅延限界を越える場合、初期化しなけれ
ばならないので、データの損失が発生するため、システ
ムが故障状態(Fault state)に陥るという問題点があ
る。
ックパルスが不必要だという長所はあるが(すなわち、
一つの位相のクロックパルスだけを利用する)、上述の
いろいろの方法のように非周期的な無作為(random)デ
ータを遅延素子を用いて遅延させることによって、シス
テムの性能がデータのパターンに依存することになり
(Data pattern-dependent)、データの位相に一定時間
以上連続的に差異(揺れ:wander)が発生し、あらかじ
めきめておいた遅延限界を越える場合、初期化しなけれ
ばならないので、データの損失が発生するため、システ
ムが故障状態(Fault state)に陥るという問題点があ
る。
【0011】本発明の目的は、高速に伝送される2進デ
ータビットに対してリタイミングクロックパルスとデー
タビットの遅延差異のための静的スキュー(Static ske
w)と、時間と温度との変化による動的スキュー(Dynami
c skew)とが存在しても、データを安定的にリタイミン
グすることができる高速ディジタルデータ・リタイミン
グ装置を提供することにある。
ータビットに対してリタイミングクロックパルスとデー
タビットの遅延差異のための静的スキュー(Static ske
w)と、時間と温度との変化による動的スキュー(Dynami
c skew)とが存在しても、データを安定的にリタイミン
グすることができる高速ディジタルデータ・リタイミン
グ装置を提供することにある。
【0012】
【課題を解決するための手段】上記のような問題点を解
決するために案出された本発明は、周期的で規則的な外
部クロックパルスを、遅延素子を用いて遅延させること
によって、システムの性能がデータのパターンに依存せ
ず(Data pattern-independent)になり、データの位相
に一定時間以上連続的に差異が発生する揺れが発生して
も、緩衝バッファー(elastic buffer)を用いてこれを吸
収することができるので、データの損失が発生しないた
めシステムが故障状態にならず、量子化(metastabilit
y)状態が発生する場合も、これを確率的にかなり減らせ
ることができる。
決するために案出された本発明は、周期的で規則的な外
部クロックパルスを、遅延素子を用いて遅延させること
によって、システムの性能がデータのパターンに依存せ
ず(Data pattern-independent)になり、データの位相
に一定時間以上連続的に差異が発生する揺れが発生して
も、緩衝バッファー(elastic buffer)を用いてこれを吸
収することができるので、データの損失が発生しないた
めシステムが故障状態にならず、量子化(metastabilit
y)状態が発生する場合も、これを確率的にかなり減らせ
ることができる。
【0013】上記目的を達成するために本発明は、外部
から入力されるクロックパルスを用いて、n(nは自然
数)個の位相を有したn個の多重位相クロックパルスを
生成する多重位相クロックパルス生成手段と;上記多重
位相クロックパルス生成手段から生成した多重位相クロ
ックパルスを入力し、n個の多重位相クロックパルスの
中、外部から入力されるデータビット間隔の中央に近接
して、遷移が発生するクロックパルスを1個以上選択す
るための制御信号を出力するリタイミングクロックパル
ス選択信号生成手段と;上記多重位相クロックパルス生
成手段の多重位相クロックパルスと、上記リタイミング
クロックパルス選択信号生成手段のリタイミングクロッ
クパルス選択信号を入力に受け入れ、外部から入力され
たデータビット間隔の中央でリタイミングクロックパル
スの遷移が発生するようにリタイミングクロックパルス
を合成するリタイミングクロックパルス合成手段と;上
記リタイミングクロックパルス合成手段の合成されたリ
タイミングクロックパルスを用いて外部から入力された
データをリタイミングするデータ・リタイミング手段と
を備えることを特徴とする。
から入力されるクロックパルスを用いて、n(nは自然
数)個の位相を有したn個の多重位相クロックパルスを
生成する多重位相クロックパルス生成手段と;上記多重
位相クロックパルス生成手段から生成した多重位相クロ
ックパルスを入力し、n個の多重位相クロックパルスの
中、外部から入力されるデータビット間隔の中央に近接
して、遷移が発生するクロックパルスを1個以上選択す
るための制御信号を出力するリタイミングクロックパル
ス選択信号生成手段と;上記多重位相クロックパルス生
成手段の多重位相クロックパルスと、上記リタイミング
クロックパルス選択信号生成手段のリタイミングクロッ
クパルス選択信号を入力に受け入れ、外部から入力され
たデータビット間隔の中央でリタイミングクロックパル
スの遷移が発生するようにリタイミングクロックパルス
を合成するリタイミングクロックパルス合成手段と;上
記リタイミングクロックパルス合成手段の合成されたリ
タイミングクロックパルスを用いて外部から入力された
データをリタイミングするデータ・リタイミング手段と
を備えることを特徴とする。
【0014】
【発明の実施の形態】以下、添付された図面の図2以下
を参考として本発明の一実施の形態を説明する。
を参考として本発明の一実施の形態を説明する。
【0015】図2は、本発明によるデータ・リタイミン
グ装置の全体ブロック構成図であって、図面において、
201は、多重位相クロックパルス生成部、202は、
リタイミングクロックパルス選択信号生成部、203
は、データクロックパルス合成部、204はデータ・リ
タイミング部、205は緩衝バッファー部を各々示して
いる。
グ装置の全体ブロック構成図であって、図面において、
201は、多重位相クロックパルス生成部、202は、
リタイミングクロックパルス選択信号生成部、203
は、データクロックパルス合成部、204はデータ・リ
タイミング部、205は緩衝バッファー部を各々示して
いる。
【0016】図面に示したように、多重位相クロックパ
ルス生成部201は、外部から入力されるクロックパル
スを用いて、n個の位相を有したn個の多重位相クロッ
クパルスを生成し、上記多重位相クロックパルスの1番
目のクロックパルスと最後のクロックパルスとの位相の
差異は、外部から入力されるクロックパルスの周期
(T)より大きいか同じ(上記多重位相クロックパルス
の任意のクロックパルスと、そのすぐ次のクロックパル
スとの位相差異であるPが(P>T/(n−1))を満
足する)n個の位相を有した、n個の多重位相クロック
パルスを生成する。
ルス生成部201は、外部から入力されるクロックパル
スを用いて、n個の位相を有したn個の多重位相クロッ
クパルスを生成し、上記多重位相クロックパルスの1番
目のクロックパルスと最後のクロックパルスとの位相の
差異は、外部から入力されるクロックパルスの周期
(T)より大きいか同じ(上記多重位相クロックパルス
の任意のクロックパルスと、そのすぐ次のクロックパル
スとの位相差異であるPが(P>T/(n−1))を満
足する)n個の位相を有した、n個の多重位相クロック
パルスを生成する。
【0017】リタイミングクロックパルス選択信号生成
部202は、上記多重位相クロックパルス生成部201
で生成した多重位相クロックパルスを入力してn個の多
重位相クロックパルスの中、外部から入力されるデータ
ビット間隔(unit interval)の中央に近接して、遷移
(クロックパルスの上昇遷移でリタイミングをする場合
は上昇遷移であり、クロックパルスの下降遷移でリタイ
ミングする場合は下降遷移)が発生するクロックパルス
を1個以上選択するための制御信号を出力する。
部202は、上記多重位相クロックパルス生成部201
で生成した多重位相クロックパルスを入力してn個の多
重位相クロックパルスの中、外部から入力されるデータ
ビット間隔(unit interval)の中央に近接して、遷移
(クロックパルスの上昇遷移でリタイミングをする場合
は上昇遷移であり、クロックパルスの下降遷移でリタイ
ミングする場合は下降遷移)が発生するクロックパルス
を1個以上選択するための制御信号を出力する。
【0018】リタイミングクロックパルス合成部203
は、上記多重位相クロックパルス生成部201の多重位
相クロックパルスと、上記リタイミングクロックパルス
選択信号生成手段のリタイミングクロックパルス選択信
号を入力に受け入れ、外部から入力されたデータビット
間隔(unit interval)の中央でデータクロックパルスの
遷移が発生するように、リタイミングクロックパルスを
合成する。
は、上記多重位相クロックパルス生成部201の多重位
相クロックパルスと、上記リタイミングクロックパルス
選択信号生成手段のリタイミングクロックパルス選択信
号を入力に受け入れ、外部から入力されたデータビット
間隔(unit interval)の中央でデータクロックパルスの
遷移が発生するように、リタイミングクロックパルスを
合成する。
【0019】データ・リタイミング部204は、上記リ
タイミングクロックパルス合成部203の合成されたリ
タイミングクロックパルスを用いて外部から入力された
データをリタイミングする。データ・リタイミング部2
04は、D−フリップフロック等により構成することが
できる。
タイミングクロックパルス合成部203の合成されたリ
タイミングクロックパルスを用いて外部から入力された
データをリタイミングする。データ・リタイミング部2
04は、D−フリップフロック等により構成することが
できる。
【0020】緩衝バッファー(elastic buffer)部20
5は、外部から入力されるデータの位相が外部から入力
されるクロックパルスの位相に対して正の値、または負
の値で外部から入力されるクロックパルスの1周期以上
に徐々に変る際(wander)、これを吸収してスリップ(s
lip)が発生しないようにし、上記リタイミングクロック
パルス合成部203の合成されたリタイミングクロック
パルスでリタイミングされたデータを外部から入力され
るクロックパルスで再びリタイミングし、最終的にリタ
イミングされたデータが外部から入力されるクロックパ
ルスの位相に同期されるようにして出力する。緩衝バッ
ファー205は、FIFOフリップフロップ等により構
成することができる。
5は、外部から入力されるデータの位相が外部から入力
されるクロックパルスの位相に対して正の値、または負
の値で外部から入力されるクロックパルスの1周期以上
に徐々に変る際(wander)、これを吸収してスリップ(s
lip)が発生しないようにし、上記リタイミングクロック
パルス合成部203の合成されたリタイミングクロック
パルスでリタイミングされたデータを外部から入力され
るクロックパルスで再びリタイミングし、最終的にリタ
イミングされたデータが外部から入力されるクロックパ
ルスの位相に同期されるようにして出力する。緩衝バッ
ファー205は、FIFOフリップフロップ等により構
成することができる。
【0021】図3は本発明による多重位相クロック生成
部201の一実施の形態を示す図であって、図面におい
て、301,302,…,30[(n/2)−1],3
0(n/2)は、1個の定位相クロックパルスと1個の
逆位相クロックパルスを生成する正位相クロック生成単
位モジュールであり、311は、入力を一定時間遅延さ
せて出力する遅延素子(delay)であり、321,322
はインバータ(inverter)である。
部201の一実施の形態を示す図であって、図面におい
て、301,302,…,30[(n/2)−1],3
0(n/2)は、1個の定位相クロックパルスと1個の
逆位相クロックパルスを生成する正位相クロック生成単
位モジュールであり、311は、入力を一定時間遅延さ
せて出力する遅延素子(delay)であり、321,322
はインバータ(inverter)である。
【0022】図面に示したように、外部から入力された
クロックは、一番目の段の正位相クロック生成単位モジ
ュール301に入力され、遅延器311を介して信号を
遅延させた後、インバータ321を用いて1個の定位相
クロックパルス(DCP1)と1個の逆位相クロックパ
ルス(DCPN1)とを生成し、上記の正位相クロック
生成単位モジュール301で生成された1個の定位相ク
ロックパルス(DCP1)を正位相クロック生成単位モ
ジュール302の正位相クロック生成単位モジュールで
出力する。
クロックは、一番目の段の正位相クロック生成単位モジ
ュール301に入力され、遅延器311を介して信号を
遅延させた後、インバータ321を用いて1個の定位相
クロックパルス(DCP1)と1個の逆位相クロックパ
ルス(DCPN1)とを生成し、上記の正位相クロック
生成単位モジュール301で生成された1個の定位相ク
ロックパルス(DCP1)を正位相クロック生成単位モ
ジュール302の正位相クロック生成単位モジュールで
出力する。
【0023】上記正位相クロック生成単位モジュール3
02は、上記正位相クロック生成単位モジュール301
から出力した定位相クロックパルス(DCP1)を入力
に受け入れ遅延器を介して遅延させた後、2個のインバ
ータを介して1個の定位相クロックパルス(DCP2)
と、1個の逆位相クロックパルス(DCPN2)とを生
成し、上記のようにして生成された1個の定位相クロッ
クパルスを正位相クロック生成単位モジュール303の
正位相クロック生成単位モジュールで出力する。すなわ
ち、30r(この時、rは(n/2)より小さい自然
数)は、その以前の段[すなわち、30(r−1)]か
ら生成された定位相クロックを入力にし、遅延素子を用
いて信号を遅延させ、2個のインバータを介して1個の
定位相クロックパルス(DCPr)と1個の逆位相クロ
ックパルス(DCPNr)とを生成し、上記の30rで
生成された1個の定位相クロックパルス(DCPr)を
次の段[すなわち、30(r+1)]に出力する。
02は、上記正位相クロック生成単位モジュール301
から出力した定位相クロックパルス(DCP1)を入力
に受け入れ遅延器を介して遅延させた後、2個のインバ
ータを介して1個の定位相クロックパルス(DCP2)
と、1個の逆位相クロックパルス(DCPN2)とを生
成し、上記のようにして生成された1個の定位相クロッ
クパルスを正位相クロック生成単位モジュール303の
正位相クロック生成単位モジュールで出力する。すなわ
ち、30r(この時、rは(n/2)より小さい自然
数)は、その以前の段[すなわち、30(r−1)]か
ら生成された定位相クロックを入力にし、遅延素子を用
いて信号を遅延させ、2個のインバータを介して1個の
定位相クロックパルス(DCPr)と1個の逆位相クロ
ックパルス(DCPNr)とを生成し、上記の30rで
生成された1個の定位相クロックパルス(DCPr)を
次の段[すなわち、30(r+1)]に出力する。
【0024】最後の段である正位相クロック生成単位モ
ジュール(30(n/2))は、その以前の段(すなわ
ち、30[(n/2)−1])で生成された定位相クロ
ック[DCP(n/2)−1]を入力にして、1個の定
位相クロックパルス[DCP(n/2)]と1個の逆位
相クロックパルス[DCPN(n/2)]とを生成して
外部に出力する。
ジュール(30(n/2))は、その以前の段(すなわ
ち、30[(n/2)−1])で生成された定位相クロ
ック[DCP(n/2)−1]を入力にして、1個の定
位相クロックパルス[DCP(n/2)]と1個の逆位
相クロックパルス[DCPN(n/2)]とを生成して
外部に出力する。
【0025】このとき、遅延素子の遅延は全部同一であ
り、任意の段30rにおいての定位相クロックパルス出
力DCPrと、その次の段の定位相クロック出力DCP
(r−1)の間の位相差P[または任意の逆位相クロッ
クパルス出力DCPNrとその次の段の逆位相クロック
パルスDCPN(r−1)との位相差]は、T/(n−
1)より大きいか同じである。
り、任意の段30rにおいての定位相クロックパルス出
力DCPrと、その次の段の定位相クロック出力DCP
(r−1)の間の位相差P[または任意の逆位相クロッ
クパルス出力DCPNrとその次の段の逆位相クロック
パルスDCPN(r−1)との位相差]は、T/(n−
1)より大きいか同じである。
【0026】すなわち、上記の位相差条件(P> T/
(n−1)を満足させることによって、順次的に一定の
位相差を有して遅延された定位相クロックパルスは、ク
ロックパルスの上昇遷移と下降遷移の間に発生するデー
タの全ての遷移を検出することができ、順次的に一定の
位相差を有して遅延された逆位相クロックパルスは、ク
ロックパルスの下降遷移と上昇遷移との間に発生するデ
ータの全ての遷移を検出することができる。
(n−1)を満足させることによって、順次的に一定の
位相差を有して遅延された定位相クロックパルスは、ク
ロックパルスの上昇遷移と下降遷移の間に発生するデー
タの全ての遷移を検出することができ、順次的に一定の
位相差を有して遅延された逆位相クロックパルスは、ク
ロックパルスの下降遷移と上昇遷移との間に発生するデ
ータの全ての遷移を検出することができる。
【0027】図4は多重位相クロック生成器201で出
力する多重位相クロックパルスの主要部分のタイミング
図を示したものであって、DCP1,CDP2,…,D
CP[(n/2)−2],DCP[(n/2)−1],
DCP(n/2)は定位相多重クロックパルスを示して
おり、DCPN1,DCPN2,…,DCPN[(n/
2)−2],DCPN[(n/2)−1],DCPN
(n/2)は逆位相多重クロックパルスを各々示してい
る。上記の定位相クロックパルスDCP1は、外部クロ
ックパルスを遅延素子と2個のインバータとを介して、
外部入力クロックパルスとPの位相差を有するように遅
延させた信号であり、上記定位相クロックパルスDCP
2は、上記の定位相クロックパルスDCP1を遅延素子
と2個のインバータとを介して、すぐ前の段の定位相ク
ロックパルス(DCP1)とPとの位相差異を有するよ
うに遅延させたものである。
力する多重位相クロックパルスの主要部分のタイミング
図を示したものであって、DCP1,CDP2,…,D
CP[(n/2)−2],DCP[(n/2)−1],
DCP(n/2)は定位相多重クロックパルスを示して
おり、DCPN1,DCPN2,…,DCPN[(n/
2)−2],DCPN[(n/2)−1],DCPN
(n/2)は逆位相多重クロックパルスを各々示してい
る。上記の定位相クロックパルスDCP1は、外部クロ
ックパルスを遅延素子と2個のインバータとを介して、
外部入力クロックパルスとPの位相差を有するように遅
延させた信号であり、上記定位相クロックパルスDCP
2は、上記の定位相クロックパルスDCP1を遅延素子
と2個のインバータとを介して、すぐ前の段の定位相ク
ロックパルス(DCP1)とPとの位相差異を有するよ
うに遅延させたものである。
【0028】すなわち、DCPrは、前段の定位相クロ
ックパルスDCP(r−1)を遅延素子と2個のインバ
ータとを用いて上記のすぐ前の段の定位相クロックパル
スであるDCP(r−1)とPとの位相差異を有するよ
うに遅延させた信号となる。
ックパルスDCP(r−1)を遅延素子と2個のインバ
ータとを用いて上記のすぐ前の段の定位相クロックパル
スであるDCP(r−1)とPとの位相差異を有するよ
うに遅延させた信号となる。
【0029】DCP(n/2)は、DCP[(n/2)
−1]を遅延素子と2個のインバータとを用いてPの位
相差で遅延させた信号であって、DCP1でDCP(n
/2)までの位相差が外部入力クロックパルスの半周期
(T/2)より大きいので、DCP1でDCP(n/
2)の多重定位相クロックパルスは、入力データの上昇
遷移が外部入力クロックの上昇遷移と下降遷移との間
の、どの部分で発生しても全部検出することができる。
上記の逆位相クロックパルスDCPN1は、外部クロッ
クパルスを遅延素子と1個のインバータとを介して“P
−インバータの遅延”の位相差を有するように遅延させ
た信号であり、上記の逆位相クロックパルスDCPN2
は、上記の逆位相クロックパルスDCPN1を遅延素子
と2個のインバータとを介して、Pの位相差異に遅延さ
せたものである。
−1]を遅延素子と2個のインバータとを用いてPの位
相差で遅延させた信号であって、DCP1でDCP(n
/2)までの位相差が外部入力クロックパルスの半周期
(T/2)より大きいので、DCP1でDCP(n/
2)の多重定位相クロックパルスは、入力データの上昇
遷移が外部入力クロックの上昇遷移と下降遷移との間
の、どの部分で発生しても全部検出することができる。
上記の逆位相クロックパルスDCPN1は、外部クロッ
クパルスを遅延素子と1個のインバータとを介して“P
−インバータの遅延”の位相差を有するように遅延させ
た信号であり、上記の逆位相クロックパルスDCPN2
は、上記の逆位相クロックパルスDCPN1を遅延素子
と2個のインバータとを介して、Pの位相差異に遅延さ
せたものである。
【0030】すなわち、DCPNrは(r=1のとき除
外)、前段の逆位相クロックパルスDCPN(r−1)
を遅延素子と2個のインバータとを用いてPの位相差で
遅延させた信号となる。
外)、前段の逆位相クロックパルスDCPN(r−1)
を遅延素子と2個のインバータとを用いてPの位相差で
遅延させた信号となる。
【0031】DCPN(n/2)は、DCPN[(n/
2)−1]を遅延素子と2個のインバータとを用いてP
の位相差で遅延させた信号であって、DCPN1からD
CPN(n/2)までの位相差が、外部入力クロックパ
ルスの半周期(T/2)より大きいので、DCPN1に
おいて、DCPN(n/2)の多重逆位相クロックパル
スは、入力データ上昇遷移が、外部入力クロックの下降
遷移と上昇遷移との間のどこで発生しても全部検出する
ことができる。
2)−1]を遅延素子と2個のインバータとを用いてP
の位相差で遅延させた信号であって、DCPN1からD
CPN(n/2)までの位相差が、外部入力クロックパ
ルスの半周期(T/2)より大きいので、DCPN1に
おいて、DCPN(n/2)の多重逆位相クロックパル
スは、入力データ上昇遷移が、外部入力クロックの下降
遷移と上昇遷移との間のどこで発生しても全部検出する
ことができる。
【0032】図5はクロック選択信号生成部202の構
成ブロック図を示したものであって、501は、定位相
クロックパルス選択信号生成部、502は、逆位相クロ
ックパルス選択信号生成部を各々示している。
成ブロック図を示したものであって、501は、定位相
クロックパルス選択信号生成部、502は、逆位相クロ
ックパルス選択信号生成部を各々示している。
【0033】図面に示したように、定位相クロック選択
信号生成部501は、上記の定位相多重位相クロックD
CP1〜DCP(n/2)と、外部から入力したデータ
とを入力に受け入れ、n/2個の定位相多重クロックパ
ルスの中で、外部から入力されるデータビット間隔(un
it interval)の中央に近接して遷移(クロックパルスの
上昇遷移でリタイミングをする場合は上昇遷移であり、
クロックパルスの下降遷移でリタイミングする場合は下
降遷移)が発生するクロックパルスを選択するための制
御信号を出力し、逆位相クロック選択信号生成部502
は、上記の逆位相多重位相クロックDCPN1〜DCP
N(n/2)と外部から入力したデータとを入力に受け
入れ、n/2個の逆位相多重クロックパルスの中、外部
から入力されるデータビット間隔(unit interval)の中
央に近接して、遷移(クロックパルスの上昇遷移でリタ
イミングする場合は上昇遷移であり、クロックパルスの
下降遷移でリタイミングする場合には下降遷移)が発生
するクロックパルスを1個以上選択するための制御信号
を出力する。
信号生成部501は、上記の定位相多重位相クロックD
CP1〜DCP(n/2)と、外部から入力したデータ
とを入力に受け入れ、n/2個の定位相多重クロックパ
ルスの中で、外部から入力されるデータビット間隔(un
it interval)の中央に近接して遷移(クロックパルスの
上昇遷移でリタイミングをする場合は上昇遷移であり、
クロックパルスの下降遷移でリタイミングする場合は下
降遷移)が発生するクロックパルスを選択するための制
御信号を出力し、逆位相クロック選択信号生成部502
は、上記の逆位相多重位相クロックDCPN1〜DCP
N(n/2)と外部から入力したデータとを入力に受け
入れ、n/2個の逆位相多重クロックパルスの中、外部
から入力されるデータビット間隔(unit interval)の中
央に近接して、遷移(クロックパルスの上昇遷移でリタ
イミングする場合は上昇遷移であり、クロックパルスの
下降遷移でリタイミングする場合には下降遷移)が発生
するクロックパルスを1個以上選択するための制御信号
を出力する。
【0034】図6は本発明によるクロックパルス選択信
号生成部202の一実施の形態であって、図5の定位相
クロック選択信号生成部と逆位相クロックパルス信号生
成部に共通に用いられ、601、602、603、…、
60[(n/2)−2]、60[(n/2)−1]、6
0(n/2)と621、622、…、62(n−2)
は、Dフリップフロップを示しており、611、61
2、…、6(n−2)はクロックパルス選択信号生成回
路部を示している。
号生成部202の一実施の形態であって、図5の定位相
クロック選択信号生成部と逆位相クロックパルス信号生
成部に共通に用いられ、601、602、603、…、
60[(n/2)−2]、60[(n/2)−1]、6
0(n/2)と621、622、…、62(n−2)
は、Dフリップフロップを示しており、611、61
2、…、6(n−2)はクロックパルス選択信号生成回
路部を示している。
【0035】図面に示している、Dフリップフロップ6
01、602、603、…、60[(n/2)−2]、
60[(n/2)−1]、60(n/2)は、上記多重
位相クロックパルス生成部201で出力した定位相クロ
ックパルス[DCP1、DCP2、…、DCP[(n/
2)−2]、DCP[(n/2)−1]、DCP(n/
2)]と、または逆位相のクロックパルス[DCPN
1、DCPN2、…、DCPN[(n/2)−2]、D
CPN[(n/2)−1]、DCPN(n/2)]を各
々Dフリップフロップのデータ入力(D)に受け入れ、
これを外部から入力したデータをクロックパルスとして
用いてリタイミングして出力する{A1、A2、A3、
…、A[(n/2)−2]、A[(n/2)−1]、A
(n/2)}。
01、602、603、…、60[(n/2)−2]、
60[(n/2)−1]、60(n/2)は、上記多重
位相クロックパルス生成部201で出力した定位相クロ
ックパルス[DCP1、DCP2、…、DCP[(n/
2)−2]、DCP[(n/2)−1]、DCP(n/
2)]と、または逆位相のクロックパルス[DCPN
1、DCPN2、…、DCPN[(n/2)−2]、D
CPN[(n/2)−1]、DCPN(n/2)]を各
々Dフリップフロップのデータ入力(D)に受け入れ、
これを外部から入力したデータをクロックパルスとして
用いてリタイミングして出力する{A1、A2、A3、
…、A[(n/2)−2]、A[(n/2)−1]、A
(n/2)}。
【0036】クロックパルス選択信号生成回路部61
1、612、…、6[(n/2)−2]は、上記Dフリ
ップフロップ601、602、603、…、60[(n
/2)−2]、60[(n/2)−1]、60(n/
2)でリタイミングして出力した値{A1、A2、A
3、…、A[(n/2)−2]、A[(n/2)−
1]、A(n/2)}を入力に受け入れ、外部から入力
したデータの遷移が検出された時、0を出力し、遷移が
検出されなかった時、1を出力する{B1、B2、…、
B[(n/2)−2]}。
1、612、…、6[(n/2)−2]は、上記Dフリ
ップフロップ601、602、603、…、60[(n
/2)−2]、60[(n/2)−1]、60(n/
2)でリタイミングして出力した値{A1、A2、A
3、…、A[(n/2)−2]、A[(n/2)−
1]、A(n/2)}を入力に受け入れ、外部から入力
したデータの遷移が検出された時、0を出力し、遷移が
検出されなかった時、1を出力する{B1、B2、…、
B[(n/2)−2]}。
【0037】上記Dフリップフロップ621、622、
623、…、62[(n/2)−2]は、上記クロック
パルス選択信号生成回路部から出力した遷移検出信号
{B1、B2、…、B[(n/2)−2]}を、上記の
多重位相クロックパルス生成部から出力した定位相クロ
ック[DCP1、DCP2、…、DCP[(n/2)−
2]、DCP[(n/2)−1]、DCP(n/
2)]、または逆位相のクロックパルス[DCPN1、
DCPN2、…、DCPN[(n/2)−2]、DCP
N[(n/2)−1]、DCPN(n/2)]を用いて
リタイミングした後で出力する{EN1、EN2、…、
EN[(n/2)−2]}。
623、…、62[(n/2)−2]は、上記クロック
パルス選択信号生成回路部から出力した遷移検出信号
{B1、B2、…、B[(n/2)−2]}を、上記の
多重位相クロックパルス生成部から出力した定位相クロ
ック[DCP1、DCP2、…、DCP[(n/2)−
2]、DCP[(n/2)−1]、DCP(n/
2)]、または逆位相のクロックパルス[DCPN1、
DCPN2、…、DCPN[(n/2)−2]、DCP
N[(n/2)−1]、DCPN(n/2)]を用いて
リタイミングした後で出力する{EN1、EN2、…、
EN[(n/2)−2]}。
【0038】このときDフリップフロップ601、60
2、603、…、60[(n/2)−2]、60[(n
/2)−1]、60(n/2)と621、622、62
3、…、62[(n/2)−2]は、量子化(metastab
ility)が発生する確率を低減するため、図7のように2
段またはそれ以上の多段(Multi-step)とすることもで
きる。
2、603、…、60[(n/2)−2]、60[(n
/2)−1]、60(n/2)と621、622、62
3、…、62[(n/2)−2]は、量子化(metastab
ility)が発生する確率を低減するため、図7のように2
段またはそれ以上の多段(Multi-step)とすることもで
きる。
【0039】図8はクロックパルス選択信号生成回路部
の一実施の形態を示す図であって、811はインバータ
を示しており、812、813、814は、各々2−入
力NORゲートを示している。
の一実施の形態を示す図であって、811はインバータ
を示しており、812、813、814は、各々2−入
力NORゲートを示している。
【0040】図面において、Am、A(m+1)、A
(m+2)(この時、mはnより小さいとか同じ自然
数)は、各々上記Dフリップフロップ601、602、
603、…、60[(n/2)−2]、60[(n/
2)−1]、60(n/2)でリタイミングして出力し
た値{A1、A2、A3、…、A[(n/2)−2]、
A[(n/2)−1]、A(n/2)}のうち、m番目
と、m+1番目と、m+2番目との出力値であり、Am
とA(m+1)との間、またはAmとA(m+2)との
間で、ロジックの値が異なる場合、Bm値はロジック0
を出力し、そうでない場合、Bmからロジック1を出力
する。
(m+2)(この時、mはnより小さいとか同じ自然
数)は、各々上記Dフリップフロップ601、602、
603、…、60[(n/2)−2]、60[(n/
2)−1]、60(n/2)でリタイミングして出力し
た値{A1、A2、A3、…、A[(n/2)−2]、
A[(n/2)−1]、A(n/2)}のうち、m番目
と、m+1番目と、m+2番目との出力値であり、Am
とA(m+1)との間、またはAmとA(m+2)との
間で、ロジックの値が異なる場合、Bm値はロジック0
を出力し、そうでない場合、Bmからロジック1を出力
する。
【0041】上記クロックパルス選択信号回路部は、上
記Dフリップフロップ601、602、603、…、6
0[(n/2)−2]、60[(n/2)−1]、60
(n/2)からの入力[DCP1、DCP2、…、DC
P(n/2)]が外部からの入力したデータの上昇(ま
たは下降)遷移に対して、セットアップ時間(Setuptim
e)および遅延時間(Hold time)を満足することができな
い。このため、量子化(metastability)条件が発生し
て、出力がロジック1または0で出力される場合、およ
び、発振してもパルスの幅がインバータ801やNOR
811、812、813ゲートの遅延時間より小さい場
合は、安定に動作するので、量子化によるシステムの不
安定性の確率をかなり減少させることができる。
記Dフリップフロップ601、602、603、…、6
0[(n/2)−2]、60[(n/2)−1]、60
(n/2)からの入力[DCP1、DCP2、…、DC
P(n/2)]が外部からの入力したデータの上昇(ま
たは下降)遷移に対して、セットアップ時間(Setuptim
e)および遅延時間(Hold time)を満足することができな
い。このため、量子化(metastability)条件が発生し
て、出力がロジック1または0で出力される場合、およ
び、発振してもパルスの幅がインバータ801やNOR
811、812、813ゲートの遅延時間より小さい場
合は、安定に動作するので、量子化によるシステムの不
安定性の確率をかなり減少させることができる。
【0042】図9(A)と(B)は入力されたデータの
位相によってクロック選択信号を生成する機能を行なう
上記図6の機能をタイミング図で示したものであって、
DCPm、DCP(m+1)、DCP(m+2)(この
とき、mはnより小さい自然数)は上記多重位相クロッ
ク生成部から出力したm番目、(m+1)番目、(m+
2)番目の多重位相クロックを示しており、ENmは上
記クロック選択信号生成部でデータの遷移を検出する際
生成されるm番目のクロック選択信号を示している。
位相によってクロック選択信号を生成する機能を行なう
上記図6の機能をタイミング図で示したものであって、
DCPm、DCP(m+1)、DCP(m+2)(この
とき、mはnより小さい自然数)は上記多重位相クロッ
ク生成部から出力したm番目、(m+1)番目、(m+
2)番目の多重位相クロックを示しており、ENmは上
記クロック選択信号生成部でデータの遷移を検出する際
生成されるm番目のクロック選択信号を示している。
【0043】図面(A)において、任意の時間t1に入
力データの遷移はDCPmとDCP(m+1)、DCP
(m+2)との遷移部分に存在していない。
力データの遷移はDCPmとDCP(m+1)、DCP
(m+2)との遷移部分に存在していない。
【0044】しかし、t2でのように入力データの位相
が変化する場合、入力データの上昇遷移がDCPmの上
昇遷移とDCP(m+1)の上昇遷移との間に存在する
ようになり、このときデータの上昇遷移で入力されたク
ロックパルス[DCPm、DCP(m+1)、DCP
(m+2)]をリタイミングするとき、どのクロックパ
ルスでも量子化条件を有していない。このとき、入力デ
ータの上昇遷移でDCPmをリタイミングした値と、D
CP(m+1)をリタイミングした値とが互いに異なる
ようになるので、この区間で入力データの遷移が発生す
ることを検出することができ、その結果がDCPmにリ
タイミングされてENmに出力される。
が変化する場合、入力データの上昇遷移がDCPmの上
昇遷移とDCP(m+1)の上昇遷移との間に存在する
ようになり、このときデータの上昇遷移で入力されたク
ロックパルス[DCPm、DCP(m+1)、DCP
(m+2)]をリタイミングするとき、どのクロックパ
ルスでも量子化条件を有していない。このとき、入力デ
ータの上昇遷移でDCPmをリタイミングした値と、D
CP(m+1)をリタイミングした値とが互いに異なる
ようになるので、この区間で入力データの遷移が発生す
ることを検出することができ、その結果がDCPmにリ
タイミングされてENmに出力される。
【0045】図9の(B)において、任意の時間t1に
入力データの上昇遷移はDCPmとDCP(m+1)、
DCP(m+2)の遷移部分に存在していない。
入力データの上昇遷移はDCPmとDCP(m+1)、
DCP(m+2)の遷移部分に存在していない。
【0046】しかし、t2でのように入力データの位相
が変化する場合、入力データの上昇遷移でDCPm、D
CP(m+1)、DCP(m+2)をリタイミングすれ
ば、DCPmとDCP(m+2)とは安定にリタイミン
グされるが、DCP(m+1)をリタイミングした場
合、量子化状態にあるようになる。
が変化する場合、入力データの上昇遷移でDCPm、D
CP(m+1)、DCP(m+2)をリタイミングすれ
ば、DCPmとDCP(m+2)とは安定にリタイミン
グされるが、DCP(m+1)をリタイミングした場
合、量子化状態にあるようになる。
【0047】上記の場合にもDCPmとDCP(m+
2)とを入力したデータの上昇遷移でリタイミングした
結果が互いに異なるため、これを用いてこの区間内にデ
ータの遷移が発生することを検出することができ、その
結果がDCPmリタイミングされENmに出力される。
2)とを入力したデータの上昇遷移でリタイミングした
結果が互いに異なるため、これを用いてこの区間内にデ
ータの遷移が発生することを検出することができ、その
結果がDCPmリタイミングされENmに出力される。
【0048】図10はクロック合成部203の一実施の
形態を示したものであって、1001、1002、…、
100[(n/2)−1]、100(n/2)と、10
11、1012、…、101[(n/2)−1]、10
1(n/2)と、1031は2−入力ORゲートを示し
ており、1021、1022は、(n/2)−入力NA
NDゲートを示している。
形態を示したものであって、1001、1002、…、
100[(n/2)−1]、100(n/2)と、10
11、1012、…、101[(n/2)−1]、10
1(n/2)と、1031は2−入力ORゲートを示し
ており、1021、1022は、(n/2)−入力NA
NDゲートを示している。
【0049】図面において、上記多重位相クロック生成
部201で入力した定位相多重遅延クロック(DCP
1、DCP2、…、DCP[(n/2)−3]、DCP
[(n/2)−2]は、上記クロック選択信号生成部2
02から出力した選択信号EN0、EN1、…、EN
[(n/2)−3]、EN[(n/2)−2]によりO
Rゲート[1001、1002、…、100[(n/
2)−1]、100(n/2)]を介して選択された場
合(すなわち、選択信号がロジック0の場合)バイパス
(bypass)されて、NANDゲート1021によりバイ
パスされた他の位相のクロックパルスと合成され、選択
されない場合(すなわち、選択信号がロジック1の場
合)ブロッキング(blocking)され、ロジック1が出力
される。
部201で入力した定位相多重遅延クロック(DCP
1、DCP2、…、DCP[(n/2)−3]、DCP
[(n/2)−2]は、上記クロック選択信号生成部2
02から出力した選択信号EN0、EN1、…、EN
[(n/2)−3]、EN[(n/2)−2]によりO
Rゲート[1001、1002、…、100[(n/
2)−1]、100(n/2)]を介して選択された場
合(すなわち、選択信号がロジック0の場合)バイパス
(bypass)されて、NANDゲート1021によりバイ
パスされた他の位相のクロックパルスと合成され、選択
されない場合(すなわち、選択信号がロジック1の場
合)ブロッキング(blocking)され、ロジック1が出力
される。
【0050】上記多重位相クロック生成部201から入
力した逆位相多重遅延クロック(DCPN1、DCPN
2、…、DCPN[(n/2)−3]、DCPN[(n
/2)−2]は上記定位相クロック選択信号生成部から
出力した選択信号(ENN0、ENN1、…、ENN
[(n/2)−3]、ENN[(n/2)−2])によ
りORゲート[1011、1012、…、101[(n
/2)−1]、101(n/2)]を介して選択された
場合(すなわち、選択信号がロジック0の場合)バイパ
ス(bypass)され、NANDゲート921によりバイパ
スされた他の位相のクロックパルスと合成され、選択さ
れない場合(すなわち、選択信号がロジック1の場合)
ブロッキング(blocking)され、ロジック1が出力され
る。
力した逆位相多重遅延クロック(DCPN1、DCPN
2、…、DCPN[(n/2)−3]、DCPN[(n
/2)−2]は上記定位相クロック選択信号生成部から
出力した選択信号(ENN0、ENN1、…、ENN
[(n/2)−3]、ENN[(n/2)−2])によ
りORゲート[1011、1012、…、101[(n
/2)−1]、101(n/2)]を介して選択された
場合(すなわち、選択信号がロジック0の場合)バイパ
ス(bypass)され、NANDゲート921によりバイパ
スされた他の位相のクロックパルスと合成され、選択さ
れない場合(すなわち、選択信号がロジック1の場合)
ブロッキング(blocking)され、ロジック1が出力され
る。
【0051】上記2−入力ORゲート1031は、上記
定位相クロック合成のためのNANDゲート1021で
出力した定位相合成クロックと上記逆位相クロック合成
のためのNANDゲート1022から出力した逆位相合
成クロックを最終合成して外部に出力する。
定位相クロック合成のためのNANDゲート1021で
出力した定位相合成クロックと上記逆位相クロック合成
のためのNANDゲート1022から出力した逆位相合
成クロックを最終合成して外部に出力する。
【0052】図11は、図10において定位相クロック
パルスDCPp[この時、pは(n/2)−2より小さ
い自然数]と逆位相クロックパルスDCPq[この時、
qは(n/2)−2より小さい自然数]とが選択する
際、出力される合成クロックのタイミング図を示したも
のである。
パルスDCPp[この時、pは(n/2)−2より小さ
い自然数]と逆位相クロックパルスDCPq[この時、
qは(n/2)−2より小さい自然数]とが選択する
際、出力される合成クロックのタイミング図を示したも
のである。
【0053】図面において、選択された定位相クロック
パルスDCPpを除外した全ての定位相クロックは、定
位相クロックパルス選択信号がロジック1であるので、
2−入力ORゲート[1001、1002、…、100
[(n/2)−3]、100[(n/2)−2]でブロ
ッキング(blocking)され、DCPpだけが2−入力N
ANDゲート1021を介して位相が反転され、103
1の2−入力ORゲートの入力へ出力される。
パルスDCPpを除外した全ての定位相クロックは、定
位相クロックパルス選択信号がロジック1であるので、
2−入力ORゲート[1001、1002、…、100
[(n/2)−3]、100[(n/2)−2]でブロ
ッキング(blocking)され、DCPpだけが2−入力N
ANDゲート1021を介して位相が反転され、103
1の2−入力ORゲートの入力へ出力される。
【0054】選択された逆位相クロックパルスDCPq
を除外した全ての逆位相クロックは逆位相クロックパル
ス選択信号がロジック1であるので、2−入力ORゲー
ト[1011、1012、…、101[(n/2)−
3]、101[(n/2)−2]でブロッキング(bloc
king)され、DCPqだけが2−入力NANDゲート1
022を介して位相が反転され、2−入力ORゲート1
031の入力へ出力される。
を除外した全ての逆位相クロックは逆位相クロックパル
ス選択信号がロジック1であるので、2−入力ORゲー
ト[1011、1012、…、101[(n/2)−
3]、101[(n/2)−2]でブロッキング(bloc
king)され、DCPqだけが2−入力NANDゲート1
022を介して位相が反転され、2−入力ORゲート1
031の入力へ出力される。
【0055】1021の2−入力NANDゲートと、2
−入力NANDゲート1022とを介して出力されたク
ロックパルスと、2−入力ORゲート1031で最終合
成され、合成されたクロックパルスが出力される。
−入力NANDゲート1022とを介して出力されたク
ロックパルスと、2−入力ORゲート1031で最終合
成され、合成されたクロックパルスが出力される。
【0056】本発明は、上記のような構成を用いて高速
のディジタルデータ・リタイミング装置として使用され
ることができ、従来の方法に比べて以下のような長所を
有している。
のディジタルデータ・リタイミング装置として使用され
ることができ、従来の方法に比べて以下のような長所を
有している。
【0057】第1に、周期的で規則的な外部クロックパ
ルスを遅延素子を用いて遅延させることにより、システ
ムの性能がデータのパターンと独立的(Data Pattern-i
ndependent)になり、第2に、データの位相が一定時間
以上連続的に差異が発生する揺れが発生しても、緩衝バ
ッファー(elastic buffer)を用いてこれを吸収するこ
とができるので、データの損失が発生しないため、シス
テムが故障状態にならず、第3に、量子化(metastabil
ity)状態が発生する場合にも、ロジックを用いてこの発
生確率をかなり減少させることによりデータを安定にリ
タイミングすることができる。
ルスを遅延素子を用いて遅延させることにより、システ
ムの性能がデータのパターンと独立的(Data Pattern-i
ndependent)になり、第2に、データの位相が一定時間
以上連続的に差異が発生する揺れが発生しても、緩衝バ
ッファー(elastic buffer)を用いてこれを吸収するこ
とができるので、データの損失が発生しないため、シス
テムが故障状態にならず、第3に、量子化(metastabil
ity)状態が発生する場合にも、ロジックを用いてこの発
生確率をかなり減少させることによりデータを安定にリ
タイミングすることができる。
【図1】従来の高速ディジタルデータ・リタイミング装
置の構成図。
置の構成図。
【図2】本発明による高速ディジタルデータ・リタイミ
ング装置の構成図。
ング装置の構成図。
【図3】本発明による多重位相クロックパルス生成部の
一実施の形態を示す図。
一実施の形態を示す図。
【図4】本発明による多重位相クロックパルス生成部の
主要タイミング図。
主要タイミング図。
【図5】本発明によるクロックパルス選択信号生成部の
構成の一実施の形態を示す図。
構成の一実施の形態を示す図。
【図6】本発明によるクロックパルス選択信号生成部の
一実施の形態を示す図。
一実施の形態を示す図。
【図7】本発明によるクロックパルス選択信号生成部の
多段フリップフロップの一実施の形態を示す図。
多段フリップフロップの一実施の形態を示す図。
【図8】本発明によるクロックパルス選択信号生成回路
の一実施の形態を示す図。
の一実施の形態を示す図。
【図9】本発明によるクロックパルス選択信号生成回路
の主要タイミング図。
の主要タイミング図。
【図10】本発明によるクロックパルス合成部の一実施
の形態を示す図。
の形態を示す図。
【図11】本発明によるクロックパルス合成部の主要タ
イミング図。
イミング図。
101 遷移検出器(Edge Detector) 102 増減制御器(Increment-Decrement Controll
er) 103 両位相シフトレジストおよび多重化器(D/DD
Register and Multiplexer) 201 多重位相クロックパルス生成器(Multi-Phas
e Clock Generator) 202 クロックパルス選択信号生成器(Clock Puls
e Select Signal Generator) 203 クロックパルス合成器(Clock Pulse Synthe
sizer) 204 リタイミング部(Retimmer) 205 緩衝バッファー器(Elastic Buffer) 301 30(n/2) 両位相クロックパルス生成
単位モジュール 311 遅延手段 321,322 インバータ 501 定位相クロックパルス選択信号生成器 502 逆位相クロックパルス選択信号生成器 601,60(n/2),621,62[(n/2)−
2] Dフリップフロップ 611,61[(n/2)−2] 選択信号生成回路 801 インバータ 811,812,813 2−入力NOR 1001 100[(n/2)−2],911 91
[(n/2)−2],931 2−入力OR 1021,1022 (n/2)−入力NAND
er) 103 両位相シフトレジストおよび多重化器(D/DD
Register and Multiplexer) 201 多重位相クロックパルス生成器(Multi-Phas
e Clock Generator) 202 クロックパルス選択信号生成器(Clock Puls
e Select Signal Generator) 203 クロックパルス合成器(Clock Pulse Synthe
sizer) 204 リタイミング部(Retimmer) 205 緩衝バッファー器(Elastic Buffer) 301 30(n/2) 両位相クロックパルス生成
単位モジュール 311 遅延手段 321,322 インバータ 501 定位相クロックパルス選択信号生成器 502 逆位相クロックパルス選択信号生成器 601,60(n/2),621,62[(n/2)−
2] Dフリップフロップ 611,61[(n/2)−2] 選択信号生成回路 801 インバータ 811,812,813 2−入力NOR 1001 100[(n/2)−2],911 91
[(n/2)−2],931 2−入力OR 1021,1022 (n/2)−入力NAND
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブムチェオル リー 大韓民国、デェジョン、ユソンク、ガジュ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティチュート内 (72)発明者 クウォンチュル パーク 大韓民国、デェジョン、ユソンク、ガジュ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティチュート内
Claims (7)
- 【請求項1】 高速に伝送される2進データビットをリ
タイミングする装置において、 外部から入力されるクロックパルスを用いてn(nは自
然数)個の位相を有するn個の多重位相クロックパルス
を生成する多重位相クロックパルス生成手段(201)
と;上記多重位相クロックパルス生成手段(201)で
生成した多重位相クロックパルスを入力して、n個の多
重位相クロックパルスの中で、外部から入力されるデー
タビット間隔(unit interval)の中央に近接して遷移が
発生するクロックパルスを1個以上選択するための制御
信号を出力するリタイミングクロックパルス選択信号生
成手段(202)と;上記多重位相クロックパルス生成
手段(201)の多重位相クロックパルスと、上記リタ
イミングクロックパルス選択信号生成手段(202)の
リタイミングクロックパルス選択信号を入力に受け入
れ、外部から入力されたデータビット間隔(unit inter
val)の中央でリタイミングクロックパルスの遷移が発生
するようにリタイミングクロックパルスを合成するリタ
イミングクロックパルス合成手段(203)と;上記リ
タイミングクロックパルス合成手段(203)の合成さ
れたリタイミングクロックパルスを用いて外部から入力
されたデータをリタイミングするデータ・リタイミング
手段(204)とを備えることを特徴とする高速ディジ
タルデータ・リタイミング装置。 - 【請求項2】 外部から入力されるデータの位相が、外
部から入力されるクロックパルスの位相に対して、正
(負)の値で外部から入力されるクロックパルスの1周
期以上として徐々に変る際(wander)、これを吸収して
スリップが発生しないようにし、上記リタイミングクロ
ックパルス合成手段(203)の合成されたリタイミン
グクロックパルスでリタイミングされたデータを、外部
から入力されるクロックパルスで再びリタイミングし
て、最終的にリタイミングされたデータが外部から入力
されるクロックパルスの位相に同期されるようにする緩
衝バッファー(elastic buffer)手段(205)をさら
に備えること、を特徴とする請求項1記載の高速ディジ
タルデータ・リタイミング装置。 - 【請求項3】 上記多重位相クロックパルス生成手段
(201)は、 1個の定位相クロックパルスと1個の逆位相クロックパ
ルスを生成する少なくとも一つ以上の正位相クロック生
成単位モジュール(301〜30(n/2))を備える
ことを特徴とする請求項1記載の高速ディジタルデータ
・リタイミング装置。 - 【請求項4】 上記正位相クロック生成単位モジュール
(301〜30(n/2))は、 1番目の段は、外部クロックを入力され一定時間遅延さ
せて出力する遅延部(311)と;上記遅延部(31
1)を介して出力を反転させ、逆位相クロックパルスを
出力する第1インバータ(321)と;上記第1インバ
ータ(321)を介した逆位相出力を再び反転させ、定
位相出力で出力させる第2インバータ(322)を備え
てなり、 上記の正位相クロック生成単位モジュール(301)か
ら2番目以後の正位相クロック生成単位モジュール(3
02〜30(n/2))は、先立つ正位相クロック生成
モジュールで出力した定位相クロックパルス(DCP
1)を入力に受け入れ、遅延器を介して遅延させた後、
2個のインバータを介して1個の定位相クロックパルス
(DCP2)と1個の逆位相クロックパルス(DCPN
2)とを生成し、次の段のクロック入力になるように多
段に構成したことを特徴とする請求項3記載の高速ディ
ジタルデータ・リタイミング装置。 - 【請求項5】 上記クロック選択信号生成手段(20
2)は、 上記定位相多重位相クロックと外部から入力したデータ
を入力に受け入れ、n/2個の定位相多重クロックパル
スの中で、外部から入力されるデータビット間隔の中央
に近接して、遷移が発生するクロックパルスを選択する
ための制御信号を出力する定位相クロック選択信号生成
部(501)と;上記逆位相多重位相クロックと、外部
から入力したデータを入力に受け入れ、n/2個の逆位
相多重クロックパルスの中で、外部から入力されるデー
タビット間隔の中央に近接して、遷移が発生するクロッ
クパルスを1個以上選択するための制御信号を出力する
逆位相クロック選択信号生成部(502)を備えている
ことを特徴とする請求項1または4記載の高速ディジタ
ルデータ・リタイミング装置。 - 【請求項6】 上記クロックパルス選択信号生成手段
(203)は、 上記多重位相クロックパルス生成手段(201)から出
力した定位相クロックパルスまたは逆位相のクロックパ
ルスを各々データ入力(D)に受け入れ、これを外部か
ら入力したデータをクロックパルスとして用いてリタイ
ミングして出力する少なくとも1個以上のDフリップフ
ロップ(601,602,603,…,60[(n/
2)−2],60[(n/2)−1],60(n/
2))と;上記Dフリップフロップ(601,602,
603,…,60[(n/2)−2],60[(n/
2)−1],60(n/2))でリタイミングして出力
した値を入力にして、外部から入力したデータの遷移が
検出された時0を出力し、遷移が検出されないとき、1
を出力するクロックパルス選択信号生成リタイミング部
(611〜61((n/2)−2)と;上記クロックパ
ルス選択信号生成部で出力した遷移検出信号を上記多重
位相クロックパルス生成手段(201)で出力した定位
相クロックまたは逆位相のクロックパルスを用いてリタ
イミングした後で出力する少なくとも1個以上のDフリ
ップフロップ(621,622,623,…,62
[(n/2)−2])を備えていることを特徴とする請
求項1記載の高速ディジタルデータ・リタイミング装
置。 - 【請求項7】 上記Dフリップフロップ(601,60
2,603,…,60[(n/2)−2],60[(n
/2)−1],60(n/2))と、Dフリップフロッ
プ(621,622,623,…,62[(n/2)−
2])は、各々を多段(Multi-step)に構成するように
したことを特徴とする請求項6記載の高速ディジタルデ
ータ・リタイミング装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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KR95-50868 | 1995-12-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09181713A true JPH09181713A (ja) | 1997-07-11 |
JP3291445B2 JP3291445B2 (ja) | 2002-06-10 |
Family
ID=19440709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31611296A Expired - Fee Related JP3291445B2 (ja) | 1995-12-16 | 1996-11-27 | 高速ディジタルデータ・リタイミング装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5887040A (ja) |
JP (1) | JP3291445B2 (ja) |
KR (1) | KR0153952B1 (ja) |
FR (1) | FR2742614A1 (ja) |
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US7239813B2 (en) | 2003-06-17 | 2007-07-03 | Hitachi Communication Technologies, Ltd. | Bit synchronization circuit and central terminal for PON systems |
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Publication number | Publication date |
---|---|
FR2742614A1 (fr) | 1997-06-20 |
KR0153952B1 (ko) | 1998-11-16 |
US5887040A (en) | 1999-03-23 |
JP3291445B2 (ja) | 2002-06-10 |
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