KR100656370B1

KR100656370B1 - 위상 보간 클럭을 이용한 데이터 복원 장치 및 방법

Info

Publication number: KR100656370B1
Application number: KR1020050117659A
Authority: KR
Inventors: 이승우; 이범철
Original assignee: 한국전자통신연구원
Priority date: 2005-12-05
Filing date: 2005-12-05
Publication date: 2006-12-11
Also published as: US20070127612A1

Abstract

본 발명은 보간 클럭을 이용한 데이터 복원 장치 및 방법으로서 다중 위상 클럭 신호들 중 클럭 에지가 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출하는 제 1 위상 정렬부, 다중 위상 클럭 신호들 중 클럭 에지가 반전된 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 2 클럭을 추출하는 제 2 위상 정렬부, 제 1 클럭과 제 2 클럭 각각의 라이징 에지의 위상 또는 폴링 에지의 위상이 상이한 경우 제 1 클럭과 제 2 클럭 각각의 라이징 에지 위상의 변동 범위 내에 위상을 지닌 보간 라이징 에지를 생성하고 제 1 클럭과 제 2 클럭 각각의 폴링 에지 위상의 변동 범위 내에 위상을 지닌 보간 폴링 에지를 생성하여 위상 보간 클럭을 생성하는 보간 클럭 생성부 및 입력 데이터를 위상 보간 클럭을 기초로 리타이밍복원하는 데이터 복원부를 포함한다.

위상 정렬, 위상 보간 클럭, 데이터 복원

Description

위상 보간 클럭을 이용한 데이터 복원 장치 및 방법{Method and apparatus for retiming data using phase interpolated clock}

도 1 은 종래의 데이터 복원 장치의 일 예를 도시한다.

도 2 는 본 발명의 바람직한 일 실시예로서, 데이터 복원 장치의 일 구성도를 도시한다.

도 3 은 본 발명의 바람직한 일 실시예로서, 데이터 복원 장치의 일 실시예를 도시한다.

도 4 는 본 발명의 바람직한 일 실시예로서, 데이터 복원 장치의 위상 정렬부의 내부 구성도를 도시한다.

도 5 는 본 발명의 또 다른 바람직한 일 실시예로서, 데이터 복원 장치의 위상 정렬부의 내부 구성도를 도시한다.

도 6 은 도 3 과 도 4 에 도시된 데이터 복원 장치에서 생성된 위상 보간 클럭의 타이밍도를 도시한다.

도 7 은 도 3 과 도 5 에 도시된 데이터 복원 장치에서 생성된 위상 보간 클럭의 타이밍도를 도시한다.

본 발명은 지터 성분을 포함한 입력 데이터를 다중 위상 클럭을 이용하여 정확한 데이터 값을 복원하고 이를 위상 보간된 합성 클럭을 기초로 리타이밍(retiming) 하는 데이터 복원 장치이다.

다중 링크에서의 데이터 복원 장치는 각각의 링크를 통해 입력되는 지터를 포함한 데이터로부터 정확한 데이터 값을 추출해내고, 데이터의 위상 변화에 적절한 위상을 갖는 클럭을 합성하여 단일 비트 클럭으로 리타이밍하는 장치이다.

데이터를 리타이밍 하는 종래의 기술로서, 아날로그 방식의 위상 동기 회로 방식의 경우에는 입력 데이터에 주파수 동기된 클럭을 추출하기 용이한 장점이 있지만 주파수 동기를 맞추기 위한 시간이 오래 걸려서 데이터 이전에 프리앰블 신호가 필요하고, 아날로그 회로인 전압 제어 발진기와 루프필터로 인해 면적이 크고 설계의 어려움이 있어서 다중 링크에서 사용하기 어렵다.

또한, 입력 데이터의 천이 상태에 따라 2개의 오실레이터가 각각 동작을 시작하고, 오실레이터의 출력 클럭은 OR 로직을 통해 합성되며, 합성된 클럭은 데이터를 리타이밍하는 2 개의 오실레이터를 이용하여 데이터를 리타이밍 하는 방식의 경우 간단한 구조의 장점이 있으나, 2개의 오실레이터 간에 주파수 편차가 생겨서 다중 링크에서 각각의 입력 데이터에 주파수 동기된 클럭을 갖도록 설계하기 힘들고 입력 데이터의 지터 성분이 비트 클럭에 그대로 전달되기 때문에 고속의 완충 버퍼가 필요하다는 단점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 합성 클럭의 왜곡을 줄여서 항상 일정한 타이밍 마진을 확보하고 안정적인 동작이 가능하도록 한다.

또한, 입력 데이터의 천이 시점 후 다음 반전된 천이 시점에서 클럭을 선택하여 위상 보간함으로써 입력 데이터의 지터에 대한 반응 시간을 줄여서 고주파 지터 성분을 포함하는 입력 데이터에 대해서도 복원 및 리타이밍이 가능하도록 하고자 한다.

본 발명의 바람직한 일 실시예로서, 데이터 복원 장치는 다중 위상 클럭 신호들 중 클럭 에지가 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출하는 제 1 위상 정렬부; 상기 다중 위상 클럭 신호들 중 클럭 에지가 반전된 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 2 클럭을 추출하는 제 2 위상 정렬부; 상기 제 1 클럭과 상기 제 2 클럭 각각의 라이징 에지의 위상 또는 폴링 에지의 위상이 상이한 경우 상기 제 1 클럭과 상기 제 2 클럭 각각의 라이징 에지 위상의 변동 범위 내에 위상을 지닌 보간 라이징 에지를 생성하고 상기 제 1 클럭과 상기 제 2 클럭 각각의 폴링 에지 위상의 변동 범위 내에 위상을 지닌 보간 폴링 에지를 생성하여 상기 보간 라이징 에지와 상기 보간 폴링 에지로 구성된 위상 보간 클럭을 생성하는 보간 클럭 생성부;및 상기 입력 데이터를 상기 위상 보간 클럭을 기초로 리타이밍(retiming)하여 상기 입력 데이터를 복원하는 데이터 복원부;를 포함한다.

바람직하게, 데이터 복원 장치의 상기 제 1 위상 정렬부는 상기 입력 데이터 의 라이징 에지의 위상과 상기 다중 위상 클럭 신호 각각의 위상을 비교하여 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출하는 것을 특징으로 한다.

또한, 데이터 복원 장치의 상기 제 1 위상 정렬부는 상기 입력 데이터를 제 1 플립플롭의 클럭 입력으로 상기 다중 위상 클럭 신호 각각을 데이터 입력으로 수신하고 상기 제 1 플립 플롭의 출력을 제 2 플립 플롭의 데이터 입력으로 반전된 상기 입력 데이터를 제 2 플립플롭의 클럭 입력으로 수신하는 제 1 위상 조정부;를 포함하는 것을 특징으로 한다.

본 발명의 또 다른 바람직한 일 실시예로서, (a) 다중 위상 클럭 신호들 중 클럭 에지가 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출하는 단계; (b) 상기 다중 위상 클럭 신호들 중 클럭 에지가 반전된 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 2 클럭을 추출하는 단계; (c) 상기 제 1 클럭과 상기 제 2 클럭 각각의 라이징 에지 위상이 상이한 경우 상기 제 1클럭의 라이징 에지 위상과 상기 제 2 클럭의 라이징 에지 위상 사이의 변동 범위 내에 위상을 지닌 보간 라이징 에지를 생성하는 단계; (d) 상기 제 1 클럭과 상기 제 2 클럭 각각의 폴링 에지 위상이 상이한 경우 상기 제 1클럭의 폴링 에지 위상과 상기 제 2 클럭의 폴링 에지 위상 사이의 변동 범위 내에 위상을 지닌 보간 폴링 에지를 생성하는 단계; (e) 상기 보간 라이징 에지와 상기 보간 폴링 에지로 구성된 위상 보간 클럭을 생성하는 단계;및 (f) 상기 입력 데이터를 상기 위상 보간 클럭을 기초로 리타이밍(retiming)하여 상기 입력 데이터를 복원하는 단 계;를 포함한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다.

하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

도 1 은 종래의 데이터 복원 장치의 일 예를 도시한다.

종래의 데이터 복원 장치는, 입력 클럭과 다중 위상 클럭 신호를 비교하여 입력 데이터의 중앙에 인접한 클럭을 적어도 하나 이상 선택하여 각각의 다중 위상 클럭과 논리적 조합 회로를 통해 합성된 클럭을 생성한다. 그 후 합성된 클럭에 기초하여 입력 데이터를 리타이밍 하는 구성을 지니고 있다.

이러한 종래의 데이터 복원 및 리타이밍 장치는 입력 데이터의 지터 성분이 다중 위상 클럭에서 선택된 비트 클럭에 전달되고 합성되기 때문에 비트 클럭의 듀티 사이클이 왜곡시키고, 데이터의 천이 시점에서 몇 사이클 후에 다중 위상 클럭에 정렬되어 합성되기 때문에 실시간으로 고주파 성분의 지터에 반응하지 못하여 데이터 복원시 에러를 발생시킬 수 있다. 이러한 문제점을 해결하기 위하여 이하에서 본 발명의 데이터 복원 장치에 대하여 설명하기로 한다.

데이터 복원 장치는 제 1 위상 정렬부(210), 제 2 위상 정렬부(220), 보간 클럭 생성부(230) 및 데이터 복원부(240) 를 포함한다.

제 1 위상 정렬부(210)는 입력 데이터(DIN) 클럭과 다중 위상 클럭 신호(C[n], 1≤n≤N)의 위상을 비교하여 다중 위상 클럭 신호들 중에서 폴링 에지 시점이 입력 데이터의 라이징 에지(rising edge)에서 폴링 에지(falling edge)까지의 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출한다.

제 2 위상 정렬부(220)는 반전된 입력 데이터(DIN) 클럭과 다중 위상 클럭 신호(C[n], 1≤n≤N)의 위상을 비교하여 다중 위상 클럭 신호들 중에서 폴링 에지 시점이 반전된 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 2 클럭을 추출한다.

제 1 위상 정렬부(210) 및 제 2 위상 정렬부(220)의 내부 구성은 도 3에서, 논리적 구현의 일 실시예에서는 도 4에서 보다 상세히 설명하기로 한다.

보간 클럭 생성부(230)는 제 1 위상 정렬부(210)에서 추출한 제 1 클럭과 제 2 위상 정렬부(220)에서 추출한 제 2 클럭 각각의 라이징 에지의 위상 또는 폴링 에지의 위상이 상이한 경우 제 1 클럭과 제 2 클럭을 조합하여 제 1 클럭과 제 2 클럭의 위상 사이의 위상을 지니는 위상 위상 보간 클럭(CC)를 출력한다. 이에 대하여서는 도 3 및 도 6과 관련하여 보다 상세히 설명하기로 한다.

데이터 복원부(240)는 입력 데이터(DIN)를 보간 클럭 생성부(230)에서 생성된 위상 보간 클럭으로 리타이밍(retiming)하여 입력 데이터를 복원한다.

도 3 은 본 발명의 바람직한 일 실시예로서, 데이터 복원 장치의 일 실시예 를 도시한다.

제 1 위상 정렬부(310)는 다중 위상 비교부(312)와 합성 클럭 생성부(313)를 포함한다. 위상 비교부(312)는 입력 데이터(DIN)와(311) 다중 위상 클럭 C[1], C[2], ..., C[N] (C[n], 1≤n≤N) 각각의 위상을 비교하여 위상 비교 결과 신호 SP[1], SP[2], ..., SP[N] (SP[n], 1≤n≤N)를 출력한다.

그 후 합성 클럭 생성부(313)에서 SP[1], SP[2], ..., SP[N] 위상 비교 결과 신호와 C[1], C[2], ..., C[N] 다중 위상 클럭을 논리적 회로를 통하여 합성하여 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 클럭인 CCP를 생성한다.

제 2 위상 정렬부(320)는 다중 위상 비교부(322)와 합성 클럭 생성부(323)를 포함한다. 위상 비교부(322)는 반전된 입력 데이터(DINB)와(321) 다중 위상 클럭 C[1], C[2], ..., C[N] (C[n], 1≤n≤N) 각각의 위상을 비교하여 위상 비교 결과 신호 SN[1], SN[2], ..., SN[N] (SN[n], 1≤n≤N)를 출력한다.

그 후 합성 클럭 생성부(323)에서 SN[1], SN[2], ..., SN[N] 위상 비교 결과 신호와 C[1], C[2], ..., C[N] 다중 위상 클럭을 논리적 회로를 통하여 합성하여 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 클럭인 CCN을 생성한다.

보간 클럭 생성부(330)는 제 1 위상 정렬부(310)에서 추출한 CCP 클럭과 제 2 위상 정렬부(320)에서 추출한 CCN 클럭 각각의 라이징 에지의 위상 또는 폴링 에지의 위상이 상이한 경우 CCP 클럭의 라이징 에지의 위상과 CCN 클럭의 라이징 에지의 위상 구간 사이에서 위상을 지닌 보간 라이징 에지를 생성하고, CCP 클럭의 폴링 에지의 위상과 CCN 클럭의 폴링 에지의 위상 구간 사이에서 위상을 지닌 보간 폴링 에지를 생성한다. CCP 클럭과 CCN 클럭의 위상이 상이한 부분은 생성된 보간 라이징 에지와 보간 폴링 에지를 기초로 위상 보간 클럭 (CC)을 생성한다.

데이터 복원부(340)는 보간 클럭 생성부(330)에서 생성된 위상 보간 클럭(CC)으로 리타이밍하여 입력 데이터(DIN)를 복원한다.

위상 정렬부는 다중 위상 비교부(410)와 합성 클럭 생성부(420)를 포함한다.다중 위상 클럭 신호의 개수 N이 8인 경우를 예로 들면 다음과 같다.

다중 위상 비교부(410)는 다중 위상 클럭 C(1), C(2),..C(8)을 데이터 입력으로 받고 입력 데이터(DIN 또는 DINB)를 클럭 입력으로 받는 포지티브 에지 트리거드(positive-edge triggered) D-플립플롭(411)과 1≤n≤7인 경우에는 플립플롭의 출력의 인버팅된 값과 플립플롭의 출력을 입력으로 받고, n=8인 경우에는 8번째 플립플롭의 출력의 인버팅된 값과 1번째 플립플롭의 출력을 입력으로 받는 2입력 OR 게이트(412)로 구성된다.

다중 위상 비교부(410)에서 D-플립플롭(411)은 입력 데이터의 라이징 에지 시점에서 C[n]의 2진 값을 샘플링하여 출력한다. 입력 OR 게이트(412)는 플립플롭(411)의 출력의 인버팅된 값과 다음 플립플롭의 출력을 입력 받아 DIN의 라이징 에지에서 C[n]이 '1'이면서 동시에 C[n+1]이 '0'인 경우에만 SP[n]을 '0'로 출력함으로써 C[n]의 폴링 에지가 입력 데이터 비트의 중앙에 가장 근접한 클럭임을 나타내 게 된다.

합성 클럭 생성부(420)는 다중 위상 비교부(410)로부터 출력되는 SP[n] 신호와 다중 위상 클럭인 C[n]을 입력으로 받는 2입력 OR 게이트(421), 8개의 2입력 OR 게이트의 출력을 입력으로 받는 8입력 NOR 게이트(422)로 구성된다.

도 5 는 도 4의 위상 정렬부의 플립플롭(411)에 클럭으로 입력되는 데이터의 셋업(setup) 시간과 홀드(hold) 시간이 부적합한 경우 불안정성 조건이 발생될 수 있는 문제점을 해결하기 위하여, 플립플롭의 출력을 데이터 입력으로 받고 입력 데이터의 인버팅된 신호를 클럭 입력으로 받는 플립플롭(512)을 추가한 것이다. 플립플롭의 추가 외에 그 외의 구성요소의 기능은 도 4의 경우와 실질적으로 동일하거나 유사하다.

도 6 은 도 3 과 도 4 에 도시된 데이터 복원 장치에서 생성된 보간 클럭의 타이밍도를 도시한다. 도 6에 도시한 타이밍 도에서 DIN은 다음과 같은 지터 성분을 갖는 것으로 가정한다.

DIN	비트0	비트1	비트2	비트3	비트4	비트5	비트6	비트7	비트8	비트9
지터	0	-1D	-1D	+1D	+1D	0	-1D	0	0	0

(D는 데이터 비트 1주기의 1/N, N=8)

입력 데이터 DIN 비트는 기준 시점에서 지터 성분을 갖는데 라이징 혹은 폴링 에지 시점이 기준 천이 시점에 비해 시간적으로 + 혹은 방향으로 변함에 따라 입력 데이터의 라이징 혹은 폴링 에지 시점에서 C[n]의 2진 값도 변화하고 다중 위상 비교부의 출력 SP[n]을 변화시킨다.

다중 위상 클럭 신호의 개수 N이 8인 경우를 예로 들면 다음과 같다. N=8인 다중 위상 클럭 C[n]은 데이터 비트율과 동일한 주파수로 되어 있고, 1≤n≤8인 정수 n에 대해 C[n]과 C[n+1]간의 지연 시간은 데이터 비트의 1 주기의 1/8이 된다.

도 6에 도시한 바와 같이 DIN 비트 0의 라이징 에지 시점에서 C[n]의 2진 값은 각각 1, 1, 0, 0, ... 1 이 되며 다중 위상 비교부(312)의 출력 신호 SP[n]은 각각 1, 0, 1, 1, ... 1이 된다. 다중 위상 비교부는 이상에서 서술한 바에 따라 입력 데이터의 각 비트 구간의 중간에 가장 인접한 위상을 지님을 표시하는 SP[n]이 0이 되는 클럭을 선택하고, 도 6에서는 SP[2]이다.

입력 데이터 DIN 비트 0의 폴링 에지 시점에서 C[n]의 2진 값은 각각 1, 1, 0, 0, ... 1 이 되며 이 때 다중 위상 비교부(322) 의 출력 신호 SN[n]은 각각 1, 0, 1, 1, ... 1 이 된다. 위상 정렬부는 이상에서 서술한 바에 따라 반전된 입력 데이터의 각 비트 구간 내에서 중간에 가장 인접한 위상을 지님을 표시하는 SN[n]이 0이 되는 클럭을 선택하고, 도 6에서는 SN[2]이다.

도 4에 도시된 합성 클럭 생성부의 2 입력 OR 게이트는 다중 위상 클럭 C[n]과 다중 클럭 위상 비교부로부터 출력되는 SP[n] 신호를 입력받아 SP[n]이 '0'이 되는 경우에는 C[n]을 GCP[n]으로 출력하고 SP[n]이 '1'이 되는 경우에는 GCP[n]을 '1'로 출력함으로써 SP[n]이 '0'인 구간에서 C[n]이 선택되어 GCP[n]의 출력이 C[n]과 동일하게 유지됨을 나타낸다.

GCP[n] 은 선택 신호 SP[n] 과 C[n] 의 OR 한 결과를 나타낸다. DIN 비트 0 의 라이징 에지 시점에서 DIN 비트 2의 라이징 에지 시점동안 GCP[2]는 CP[2]와 동일한 클럭 신호를 갖고, DIN 비트 2의 라이징 에지 시점에서 DIN 비트 6의 라이징 에지 시점동안 GCP[1]은 C[1]과 동일한 클럭 신호를 갖는다. 이는 입력 데이터의 라이징 에지 시점마다 입력 데이터의 중앙 부근에 가장 근접한 클럭 신호를 계속 선택하도록 한다.

합성 클럭 생성부의 8입력 NOR 게이트는 GCP[n] 신호들 중에서 하나의 GCP[n]은 C[n]과 동일한 신호를 입력으로 받고 나머지 다른 GCP[n]은 '1'을 입력으로 받아 NOR를 취하여 출력함으로써 입력 데이터 비트의 중앙에 가장 근접한 합성 클럭(CCP, CCN)을 생성한다.

위상 보간부(phase interpolator)는 상기 제 1 위상 정렬부에서 생성된 합성 클럭(CCP)과 상기 제 2 위상 정렬부에서 생성된 합성 클럭(CCN)을 입력으로 받아 입력된 두 클럭 신호(CCP, CCN)들의 위상 사이의 위상을 갖는 위상 위상 보간 클럭(CC)을 출력한다.

보다 상세히, 도 6 에 도시된 바와 같이 DIN 비트 2의 라이징 에지 시점에서 클럭 C[1]이 선택되어 SP[1]가 '0'이되고, DIN 비트 2의 라이징 에지 시점에서 DIN 비트 6의 라이징 에지 시점동안 GCP[1]이 C[1]과 동일한 위상을 나타낸다.

또한, DIN 비트 0의 폴링 에지 시점에서 클럭 C[2]이 선택되어 SN[2] 이 '0'이 되고 DIN 비트 0의 폴링 에지 시점에서 DIN 비트 2의 폴링 에지 시점 동안 GCN[2]이 C[2]과 동일한 위상을 나타낸다.

따라서, DIN 비트 2의 라이징 에지 시점에서 DIN 비트 2의 라이징 에지 시점 동안 두 합성 클럭(CCP, CCN)들은 다른 위상의 클럭을 갖게 되고, 보간 클럭 생성부의 출력 CC는 위상 보간 클럭을 출력한다.

도 7 은 도 3 과 도 5 에 도시된 데이터 복원 장치에서 생성된 보간 클럭의 타이밍도를 도시한다. 도 7에 도시한 타이밍 도에서 DIN은 앞서 기술한 도 6에서와 동일한 조건의 지터 성분을 갖는다고 가정한다.

도 7에서 도시된 바와 같이 입력 데이터 DIN 비트의 0의 라이징 에지 시점에서 C[n]은 각각 1, 1, 0, ..., 1이 되고 DIN 의 폴링 에지 시점에서 플립플롭(512)의 출력 C'[n]은 각각 1, 1, 0, ..., 1 이 된다.

이 경우 다중 위상 비교부의 출력 SP[n] 은 각각 1, 0, 1, .., 1 이 된다. 도 6에서 설명한 바와 같이 SP[n]의 출력 파형은 SP[2]로 나타낸다. 입력 데이터의 라이징 에지 시점에서 다중 위상 클럭 C[n]의 값은 입력 데이터의 폴링 에지 시점에서 플립플롭의 C'[n]으로 출력되며 조합회로를 통해 선택 신호 SP[n]으로 출력된다. 이는 입력 데이터의 라이징 에지 시점에 선택된 클럭이 데이터의 폴링 에지 시점에 전달되어 나타난다.

도 7에서 도시된 바와 같이 합성 클럭 생성부는 다중 위상 비교부의 출력 SP[n]과 다중 위상 클럭 C[n]을 입력으로 받아 합성 클럭(CCP)을 생성하고, 보간 클럭 생성부는 제 1 디지털 위상 정렬부에서 추출한 합성 클럭(CCP)과 제 2 디지털 위상 정렬부에서 추출한 합성 클럭(CCN)을 입력 받아 위상 위상 보간 클럭(CC)을 출력한다.

도 7 에 도시된 바와 같이 입력 데이터 DIN비트 2(710)의 라이징 에지 시점 에서 선택한 클럭 C[1]이 데이터의 폴링 에지 시점에 전달되어 SP[1](720)으로 나타난다. 즉 입력 데이터 각 비트 구간의 중앙에 인접한 클럭을 선택하더라도 데이터의 라이징 에지 시점에서 폴링 시점 구간 만큼 지연되는 특성이 있다.

그러나, 도 5에 도시된 바와 같이 플립플럽(512)의 추가로 불안정성이 발생활 확률이 줄어들어 회로가 안정화 된다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플라피 디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

이상 도면과 명세서에서 최적 실시예 들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.

그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상에서 본 발명은 데이터 복원 및 리타이밍 과정에서 합성 클럭을 위상 보간하여 사용함으로써 듀티 사이클의 왜곡을 줄여 타이밍 마진 확보가 용이한 효과가 발생한다.

또한, 입력 데이터의 천이 시점 후 다음 반전된 천이 시점에서 적절한 클럭을 선택하여 위상 보간된 비트 클럭을 생성하여 입력 데이터의 지터에 대한 반응 시간을 줄임으로써 고주파 지터 성분을 포함하는 입력 데이터에 대해서도 데이터 복원 및 리타이밍이 가능하다.

Claims

다중 위상 클럭 신호들 중 클럭 에지가 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출하는 제 1 위상 정렬부;

상기 다중 위상 클럭 신호들 중 클럭 에지가 반전된 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 2 클럭을 추출하는 제 2 위상 정렬부;

상기 제 1 클럭과 상기 제 2 클럭 각각의 라이징 에지의 위상 또는 폴링 에지의 위상이 상이한 경우 상기 제 1 클럭과 상기 제 2 클럭 각각의 라이징 에지 위상의 변동 범위 내에 위상을 지닌 보간 라이징 에지를 생성하고 상기 제 1 클럭과 상기 제 2 클럭 각각의 폴링 에지 위상의 변동 범위 내에 위상을 지닌 보간 폴링 에지를 생성하여 상기 보간 라이징 에지와 상기 보간 폴링 에지로 구성된 위상 보간 클럭을 생성하는 보간 클럭 생성부;및

상기 입력 데이터를 상기 위상 보간 클럭을 기초로 리타이밍(retiming)하여 상기 입력 데이터를 복원하는 데이터 복원부;를 포함하는 것을 특징으로 하는 데이터 복원 장치.
제 1 항에 있어서, 상기 제 1 위상 정렬부는

상기 입력 데이터의 라이징 에지의 위상과 상기 다중 위상 클럭 신호 각각의 위상을 비교하여 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출하는 것을 특징으로 하는 데이터 복원 장치.
제 1 항에 있어서, 상기 제 2 위상 정렬부는

상기 입력 데이터의 폴링 에지의 위상과 상기 다중 위상 클럭 신호 각각의 위상을 비교하여 반전된 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 2 클럭을 추출하는 것을 특징으로 하는 데이터 복원 장치.
제 1 항에 있어서, 상기 제 1 위상 정렬부는

상기 입력 데이터를 제 1 플립플롭의 클럭 입력으로 상기 다중 위상 클럭 신호 각각을 데이터 입력으로 수신하고 상기 제 1 플립 플롭의 출력을 제 2 플립 플롭의 데이터 입력으로 반전된 상기 입력 데이터를 제 2 플립플롭의 클럭 입력으로 수신하는 제 1 위상 조정부;를 포함하는 것을 특징으로 하는 데이터 복원 장치.
제 1 항에 있어서, 상기 제 2 위상 정렬부는

상기 반전된 입력 데이터를 제 1 플립플롭의 클럭 입력으로 상기 다중 위상 클럭 신호 각각을 데이터 입력으로 수신하고 상기 제 1 플립 플롭의 출력을 제 2 플립 플롭의 데이터 입력으로 상기 입력 데이터를 제 2 플립플롭의 클럭 입력으로 수신하는 제 2 위상 조정부;를 포함하는 것을 특징으로 하는 데이터 복원 장치.
(a) 다중 위상 클럭 신호들 중 클럭 에지가 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출하는 단계;

(b) 상기 다중 위상 클럭 신호들 중 클럭 에지가 반전된 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 2 클럭을 추출하는 단계;

(c) 상기 제 1 클럭과 상기 제 2 클럭 각각의 라이징 에지 위상이 상이한 경우 상기 제 1클럭의 라이징 에지 위상과 상기 제 2 클럭의 라이징 에지 위상 사이의 변동 범위 내에 위상을 지닌 보간 라이징 에지를 생성하는 단계;

(d) 상기 제 1 클럭과 상기 제 2 클럭 각각의 폴링 에지 위상이 상이한 경우 상기 제 1클럭의 폴링 에지 위상과 상기 제 2 클럭의 폴링 에지 위상 사이의 변동 범위 내에 위상을 지닌 보간 폴링 에지를 생성하는 단계;

(e) 상기 보간 라이징 에지와 상기 보간 폴링 에지로 구성된 위상 보간 클럭을 생성하는 단계;및

(f) 상기 입력 데이터를 상기 위상 보간 클럭을 기초로 리타이밍(retiming)하여 상기 입력 데이터를 복원하는 단계;를 포함하는 것을 특징으로 하는 데이터 복원 방법.
제 6 항에 있어서, 상기 (a) 단계는

상기 입력 데이터의 라이징 에지의 위상과 상기 다중 위상 클럭 신호 각각의 위상을 비교하여 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 1 클럭을 추출하는 것을 특징으로 하는 데이터 복원 방법.
제 6 항에 있어서, 상기 (b) 단계는

상기 입력 데이터의 클럭의 폴링 에지의 위상과 상기 다중 위상 클럭 신호 각각의 위상을 비교하여 반전된 상기 입력 데이터의 각 비트 구간의 중앙 부분에 가장 인접한 제 2 클럭을 추출하는 것을 특징으로 하는 데이터 복원 방법.