JPWO2005034151A1 - 積層セラミック電子部品およびその製造方法 - Google Patents

Abstract

低透磁率セラミックグリーンシートを積み重ねて構成した低透磁率コイル部（１５）の内部には、第１コイル（Ｌａ）と多数の空孔が形成される。一方、高透磁率セラミックグリーンシートを積み重ねて構成した高透磁率コイル部（１６）の内部にも、第２コイル（Ｌｂ）と少数の空孔が形成される。第１コイル（Ｌａ）と第２コイル（Ｌｂ）は電気的に直列に接続して螺旋状コイル（Ｌ）を構成する。空孔の少ないフェライトセラミックスからなるコイル部（１６）は透磁率および誘電率が高く、空孔の多いフェライトセラミックスからなるコイル部（１５）は透磁率および誘電率が低い。

Description

本発明は積層セラミック電子部品およびその製造方法、特に、積層インダクタや積層コンデンサ、積層ＬＣ複合部品などの積層セラミック電子部品およびその製造方法に関する。

従来、チップ型のノイズ対策部品において、広い周波数帯域において高インピーダンスを確保してノイズ低減効果を得るために、高透磁率の磁性体層と低透磁率の磁性体層とを積層して、それぞれの内部にコイルを配置し、これを直列接続したものがある。

そのような例として、特許文献１に記載のように、透磁率の高い磁性体層と透磁率の低い磁性体層とを、非磁性体中間層を介して一体的に積層した構造を有する積層インダクタが提案されている。非磁性体中間層は、透磁率の高い磁性体層と透磁率の低い磁性体層の各々の材料が相互拡散するのを防止し、両者の磁気特性が劣化するのを防止する。

また、特許文献２に記載のように、コンデンサ部とコイル部をそれぞれ異なる誘電率の誘電体層で構成し、これら異なる誘電率の誘電体層を一体的に積層した構造を有する積層ＬＣ複合部品も知られている。

しかしながら、特許文献１の積層インダクタのように、非磁性体中間層を使用した場合には、磁性体層同士の接合と比較して接合強度が弱くなるという問題があった。また、良好な接合を得るためには、焼成時の磁性体層の収縮率と非磁性体中間層の収縮率とを合わせる必要があり、煩雑な作業や技術が要求される。さらに、中間層のための新たな材料を準備しなければならず、これは製造コストが上昇する一つの要因であった。特許文献２の積層ＬＣ複合部品の場合も略同様の問題がある。
特開平９−７８３５号公報 特開平６−２３２００５号公報

そこで、本発明の目的は、中間層を設ける必要がなく、かつ、誘電率や透磁率の制限が少ない積層セラミック電子部品およびその製造方法を提供することにある。

前記目的を達成するため、本発明に係る積層セラミック電子部品は、
（ａ）セラミック層と内部電極とを積み重ねて構成した第１素子部と、
（ｂ）セラミック層と内部電極とを積み重ねて構成した第２素子部とを備え、
（ｃ）少なくとも第１素子部と第２素子部を積み重ねてセラミック積層体を構成し、第１素子部のセラミック層の空孔率と第２素子部のセラミック層の空孔率とが異なっていること、
を特徴とする。

そして、例えば、第１素子部が内部電極を電気的に接続して構成した第１コイルを内蔵し、第２素子部が内部電極を電気的に接続して構成した第２コイルを内蔵し、第１コイルと第２コイルが電気的に接続してインダクタを構成している。あるいは、第１素子部が内部電極を電気的に接続して構成したコイルを内蔵し、第２素子部がセラミック層を間に挟んで対向する内部電極にて構成したコンデンサを内蔵し、第２素子部のセラミック層の空孔率が、第１素子部のセラミック層の空孔率より低く、コイルとコンデンサが電気的に接続してＬＣフィルタを構成している。

セラミック層は、空孔を高い割合で含んでいると、透磁率や誘電率が低くなる。従って、同一種類の材料であっても、空孔率を異ならせることにより、異なる透磁率や誘電率をもつ第１素子部および第２素子部が得られる。

また、本発明に係る積層セラミック電子部品の製造方法は、
（ｄ）セラミック層と内部電極とを積み重ねて構成した第１素子部と、セラミック層と内部電極とを積み重ねて構成した第２素子部とを備え、少なくとも第１素子部と第２素子部を積み重ねてセラミック積層体を構成した積層セラミック電子部品の製造方法において、
（ｅ）第１素子部のセラミック層となるセラミックスラリーへの粒状焼失材の添加量と、第２素子部のセラミック層となるセラミックスラリーへの粒状焼失材の添加量とを異ならせ、セラミック層の空孔率が互いに異なった第１素子部および第２素子部を作製すること、
を特徴とする。

前記第１素子部のセラミック層となるセラミックスラリー又は前記第２素子部のセラミック層となるセラミックスラリーのいずれかに粒状焼失材は添加されなくてもよい。

本発明によれば、第１素子部のセラミック層の空孔率と第２素子部のセラミック層の空孔率とを異ならせることにより、第１素子部のセラミック層と第２素子部のセラミック層が同一種類の材料であっても、第１素子部と第２素子部の透磁率や誘電率を異ならせることができる。この結果、中間層を設ける必要がなく、かつ、誘電率や透磁率の設計の自由度が高い積層セラミック電子部品が得られる。

［図１］本発明に係る積層セラミック電子部品の第１実施例を示す分解斜視図。
［図２］図１に示した積層セラミック電子部品の外観斜視図。
［図３］図２に示した積層セラミック電子部品のセラミック積層体の一部を模式的に示す拡大断面図。
［図４］図２に示した積層セラミック電子部品を模式的に示す断面図。
［図５］図４に示した積層セラミック電子部品の周波数特性を示すグラフ。
［図６］本発明に係る積層セラミック電子部品の第３実施例を示す分解斜視図。
［図７］図６に示した積層セラミック電子部品を模式的に示す断面図。

以下、本発明に係る積層セラミック電子部品およびその製造方法の実施例について添付の図面を参照して説明する。

（第１実施例、図１〜図５）
図１に示すように、積層インダクタ１は、コイル用導体パターン５や層間接続用ビアホール６を設けた内層用低透磁率セラミックグリーンシート１２と、引出し用ビアホール８を設けた外層用低透磁率セラミックグリーンシート１２と、コイル用導体パターン５や層間接続用ビアホール６を設けた内層用高透磁率セラミックグリーンシート１３と、引出し用ビアホール８を設けた外層用高透磁率セラミックグリーンシート１３などで構成されている。

高透磁率セラミックグリーンシート１３は、以下のようにして作製される。ニッケル、亜鉛および銅の酸化物原料を混合して８００℃、１時間仮焼した。その後、ボールミルにより粉砕し、乾燥することにより、平均粒径が約２μｍのＮｉ−Ｚｎ−Ｃｕ系フェライト原料（酸化物混合粉末）を得た。

次に、このフェライト原料に、溶媒、結合剤および分散剤を加えて混練し、スラリー状にする。この後、スラリー状のフェライト原料を用いてドクターブレード法などの方法で厚さ４０μｍの高透磁率セラミックグリーンシート１３を作製した。

一方、低透磁率セラミックグリーンシート１２は、以下のようにして作製される。ニッケル、亜鉛および銅の酸化物原料を混合して８００℃、１時間仮焼した。その後、ボールミルにより粉砕し、乾燥することにより、平均粒径が約２μｍのＮｉ−Ｚｎ−Ｃｕ系フェライト原料（酸化物混合粉末）を得た。

次に、このフェライト原料に、市販の球状ポリマー、例えば平均粒径が８μｍの架橋ポリスチレンからなる球状の焼失材を添加し、溶媒、結合剤および分散剤を加えて混練し、スラリー状にする。本第１実施形態では、焼失材として、積水化成品工業株式会社（ＳＥＫＩＳＵＩ ＰＬＡＳＴＩＣＳ ＣＯ．，ＬＴＤ．）製の、商品名がテクポリマー（ＴＥＣＨＰＯＬＹＭＥＲ）と称する焼失材を用い、空孔率が６０％となるようにフェライト原料に添加した。この後、スラリー状のフェライト原料を用いてドクターブレード法などの方法で厚さ４０μｍの低透磁率セラミックグリーンシート１２を作製した。焼失材は、後工程の焼成の際に焼失して、その後に空孔を形成することになる。

コイル用導体パターン５は、Ａｇ，Ｐｄ，Ｃｕ，Ａｕやこれらの合金などからなり、スクリーン印刷などの方法により形成される。また、層間接続用ビアホール６や引出し用ビアホール８は、レーザビームなどを用いてビアホールの孔をあけ、この孔にＡｇ，Ｐｄ，Ｃｕ，Ａｕやこれらの合金などの導電性ペーストを充填することによって形成される。

コイル用導体パターン５は層間接続用ビアホール６を介して電気的に直列に接続され、螺旋状コイルＬを形成する。螺旋状コイルＬの両端部は引出し用ビアホール８に電気的に接続される。

各シート１２，１３は積み重ねられて圧着され、図２に示すような直方体形状を有するセラミック積層体２０とされる。そして、これを４００℃で３時間熱処理（脱結合剤処理）を行った後、９１５℃で２時間焼成することにより、焼結セラミック積層体２０を得る。

これにより、低透磁率セラミックグリーンシート１２を積み重ねて構成した低透磁率コイル部１５の内部には、コイル用導体パターン５を電気的に直列に接続して構成した第１コイルＬａと多数の空孔３２（図３参照）が形成される。空孔３２の平均径は５〜２０μｍであり、低透磁率コイル部１５の空孔の体積含有率（空孔率）は３０〜８０％が好ましい。低透磁率コイル部１５の空孔率は以下の式で算出される。ただし、空孔（空気）の比重を０ｇ／ｃｍ^３とした。

低透磁率コイル部１５の空孔率＝｛１−（Ｗ／Ｖ）／Ｇ｝×１００（％）
Ｗ：低透磁率コイル部１５のセラミックシート（焼成後）１２のみの総重量
Ｖ：低透磁率コイル部１５のセラミックシート（焼成後）１２のみの体積
Ｇ：フェライト原料の理論密度

空孔率が３０％未満になると、誘電率が高くなり、十分に誘電率を低下させることができないからである。また、空孔率が８０％を超えると、焼成後の低透磁率コイル部１５の機械的強度が低下し、その後の樹脂含浸加工などが困難になるため好ましくないからである。

一方、高透磁率セラミックグリーンシート１３を積み重ねて構成した高透磁率コイル部１６の内部にも、コイル用導体パターン５を電気的に直列に接続して構成した第２コイルＬｂと少数の空孔が形成される。第２コイルＬｂと第１コイルＬａは電気的に直列に接続して螺旋状コイルＬを構成する。空孔は、スラリー状のフェライト原料を作製する際に抱き込んだ気泡や結合剤および分散剤の揮発性成分によって生じたものである。ただし、高透磁率コイル部１６に形成される空孔は少なく、その空孔率は１０％以下である。高透磁率コイル部１６のそれぞれの空孔率は以下の式で算出される。

高透磁率コイル部１６の空孔率＝｛１−（Ｗ１／Ｖ１）／Ｇ｝×１００（％）
Ｗ１：高透磁率コイル部１６のセラミックシート（焼成後）１３の総重量
Ｖ１：高透磁率コイル部１６のセラミックシート（焼成後）１３の体積
Ｇ：フェライト原料の理論密度

なお、低透磁率コイル部１５や高透磁率コイル部１６に形成される空孔は、開空孔（オープンポア）および閉空孔（クローズドポア）を含む。また、高透磁率コイル部１６は低透磁率コイル部１５より相対的に透磁率が高ければよく、積層インダクタ１の仕様により、高透磁率コイル部１６のセラミックグリーンシート１３として、焼失材を添加したものを使用してもよい。

次に、焼結セラミック積層体２０の左右の端面には、外部電極２１，２２が形成される。外部電極２１，２２は引出し用ビアホール８を介して螺旋状コイルＬに電気的に接続される。外部電極２１，２２の折り返し部は四つの側面にそれぞれ延在している。外部電極２１，２２は、塗布、焼き付けなどの方法により形成される。

次に、焼結セラミック積層体２０を、誘電率３．４のエポキシ系樹脂（あるいは、水溶性ガラスでもよい）中に浸漬し、空孔内にエポキシ系樹脂を充填するとともに、焼結セラミック積層体２０の表面にエポキシ系樹脂膜を形成する。この後、１５０〜１８０℃（２時間）でエポキシ系樹脂を硬化させた。なお、前述の外部電極２１，２２の焼き付け温度は８５０℃前後と高温であるため、樹脂含浸の前に外部電極２１，２２を形成しておくことが好ましい。

図３は、焼結セラミック積層体２０の低透磁率コイル部１５の一部拡大断面図である。焼結セラミック積層体２０の内部には複数の空孔３２が形成されている。空孔３２には、エポキシ系樹脂３３が充填されており、焼結セラミック積層体２０の表面もエポキシ系樹脂３３によって覆われている。この空孔３２のうち、３０〜７０体積％は、樹脂３３で充填されている。すなわち、空孔３２には、その内部全体に樹脂３３が充填されていてもよいが、その内部の一部のみに充填されていてもよく、その場合には、空孔３２内に充填された樹脂３３中にさらに空孔３４が形成される。

次に、樹脂を含浸させた焼結セラミック積層体２０をバレル研磨して、外部電極２１，２２の金属表面をより確実に露出させた後、ニッケルめっきおよびＳｎめっきを行って、外部電極２１，２２の表面にめっき層を形成する。こうして、図４に示すような積層インダクタ１が得られる。

以上の構成からなる積層インダクタ１において、空孔の少ないフェライトセラミックスからなるコイル部１６は透磁率が高く、空孔の多いフェライトセラミックスからなるコイル部１５は透磁率が低い。本第１実施例の場合、高透磁率コイル部１６の初透磁率は４３０であり、低透磁率コイル部１５の初透磁率は１３３であった。

また、空孔の少ないフェライトセラミックスからなるコイル部１６は透磁率および誘電率が高く、空孔の多いフェライトセラミックスからなるコイル部１５は透磁率および誘電率が低くなる。従って、コイル部１５の第１コイルＬａのインダクタンスの方がコイル部１６の第２コイルＬｂのインダクタンスより小さくなる。そして、コイル部１５の第１コイルＬａに並列に形成される浮遊容量Ｃａが、コイル部１６の第２コイルＬｂに並列に形成される浮遊容量Ｃｂより小さくなる。従って、第１コイルＬａと浮遊容量Ｃａとで形成されるＬＣ並列共振回路の共振周波数Ｆａ＝１／２π（ＬａＣａ）^１／２は、第２コイルＬｂと浮遊容量Ｃｂとで形成されるＬＣ並列共振回路の共振周波数Ｆｂ＝１／２π（ＬｂＣｂ）^１／２より高くなる。この結果、広帯域で高インピーダンスの積層インダクタ１を得ることができる。

図５は、積層インダクタ１のインピーダンス特性を示すグラフである。図５において、実線４１が低透磁率コイル部１５のインピーダンス特性を表示し、実線４２が高透磁率コイル部１６のインピーダンス特性を表示し、実線４３が両者の合成インピーダンス特性を表示する。

この結果、高インピーダンス帯域幅が広帯域にわたってノイズ除去効果をもつ積層インダクタ１を得ることができる。

また、フェライトセラミック材料には、同一種類のフェライト材料を用いているので、非磁性体中間層を挟んだ従来の積層インダクタと比較して、低透磁率コイル部１５と高透磁率コイル部１６の接合界面での接合強度が強い。さらに、焼成時の低透磁率コイル部１５の収縮率と高透磁率コイル部１６の収縮率が略等しいので、良好な接合が容易に得られる。また、低透磁率コイル部１５と高透磁率コイル部１６の各々のフェライトセラミック材料の相互拡散によって、コイル部１５，１６の磁気特性が劣化するという心配もない。

また、積層インダクタ１は、いわゆる横巻タイプであり、セラミックグリーンシート１２，１３の積み重ね方向が、セラミック積層体２０の実装面と平行であり、かつ、外部電極２１，２２に対して垂直である。外部電極２１と２２の間には、誘電率の異なるコイル部１５，１６が直列に配置されており、浮遊容量Ｃａ，Ｃｂは主として対向する外部電極２１と２２の間で発生する。本第１実施例の場合、空孔の多いフェライトセラミックスからなるコイル部１５は、空孔の少ないフェライトセラミックスからなるコイル部１６より誘電率が１／１０程度となっている。コイル部１５，１６は直列に配置されているから、積層インダクタ１全体の浮遊容量は小さくなり、高周波特性は良くなる。

さらに、必要であれば、コイル部１５，１６にそれぞれ内蔵されている第１コイルＬａの巻回方向と第２コイルＬｂの巻回方向を逆向きにしてもよい。これにより、第１コイルＬａと第２コイルＬｂの磁気的結合が抑えられ、低透磁率コイル部１５の第１コイルＬａによる高周波ノイズ除去効果と、高透磁率コイル部１６の第２コイルＬｂによる低周波ノイズ除去効果とが互いに独立に発揮されることになり、より一層ノイズ除去効果に優れた積層インダクタ１が得られる。

（第２実施例）
本第２実施例は、前記第１実施例と同様の構成からなる積層インダクタであり、高透磁率セラミックグリーンシートおよび低透磁率セラミックグリーンシートは第１実施例と同様の材料および同様の工程によって作製される。但し、高透磁率セラミックグリーンシートの作製に際してフェライト原料に焼失材を添加することにより、空孔率２０％の高透磁率コイル部とした。低透磁率セラミックグリーンシートは第１実施例と同様に作製され、低透磁率コイル部の空孔率は６０％である。

本第２実施例によれば、前記第１実施例と同様の作用効果を奏するとともに、高透磁率コイル部及び低透磁率コイル部のいずれにも焼失材が添加されているので、二つのコイル部は焼成時の収縮率が接近し、その接合強度が第１実施例よりも大きくなる。また、高透磁率コイル部にも樹脂が含浸されるので、積層体の強度も大きくなる。

（第３実施例、図６および図７）
図６に示すように、積層ＬＣフィルタ５１は、コイル部６５，６６の間にコンデンサ部６７を挟んだ構造を有している。コイル部６５，６６はそれぞれ、コイル用導体パターン５５や層間接続用ビアホール５６を設けたセラミックグリーンシート６２と、引出し用ビアホール５８を設けたセラミックグリーンシート６２などで構成されている。コンデンサ部６７は、コンデンサ導体５９や層間接続用ビアホール５６を設けたセラミックグリーンシート６３と、コンデンサ導体６０や層間接続用ビアホール５６を設けたセラミックグリーンシート６３などで構成されている。

セラミックグリーンシート６３は前記第１実施例のセラミックグリーンシート１３と同様にして作製されるので、その詳細な説明は省略する。一方、セラミックグリーンシート６２も、空孔率が８０％となるように焼失材をフェライト原料に添加したこと以外は、前記第１実施例のセラミックグリーンシート１２と同様にして作製されるので、その詳細な説明は省略する。

各シート６２，６３は積み重ねられて圧着された後、焼成され、図７に示すような直方体形状を有する焼結セラミック積層体７０とされる。これにより、セラミックグリーンシート６２を積み重ねて構成したコイル部６５，６６の内部にはそれぞれコイル用導体パターン５５を電気的に直列に接続してなるコイルＬ１，Ｌ２と多数の空孔が形成される。

一方、セラミックグリーンシート６３を積み重ねて構成したコンデンサ部６７の内部には、コンデンサ電極５９と６０を対向させてなるコンデンサＣと少数の空孔が形成される。コンデンサＣとコイルＬ１，Ｌ２は電気的に接続してＴ型ＬＣフィルタを構成する。

次に、焼結セラミック積層体７０の左右の端面および中央部に、外部電極７１，７２，７３が形成される。外部電極７１，７２はそれぞれ、引出し用ビアホール５８を介して螺旋状コイルＬ１，Ｌ２に電気的に接続される。

次に、焼結セラミック積層体７０を、誘電率３．４のエポキシ系樹脂（あるいは、水溶性ガラス）中に浸漬し、樹脂を含浸させる。樹脂を含浸させた焼結セラミック積層体７０をバレル研磨した後、外部電極７１〜７３の表面にめっき層を形成する。こうして、積層ＬＣフィルタ５１が得られる。

以上の構成からなる積層ＬＣフィルタ５１において、空孔の少ないフェライトセラミックスからなるコンデンサ部６７は誘電率および透磁率が高く、空孔の多いフェライトセラミックスからなるコイル部６５，６６は誘電率および透磁率が低い。本第３実施例の場合、コンデンサ部６７の初透磁率は４３０、比誘電率は１４．５である。コイル部６５，６６の初透磁率は６５、比誘電率は４．０である。

従って、コイル部６５，６６の誘電率を小さくすることができ、コイルＬ１，Ｌ２のそれぞれと並列に形成される浮遊容量を抑えることができる。この結果、高周波特性の良好な積層ＬＣフィルタ５１を得ることができる。このように、コイル部６５，６６に空孔を形成することによってコイル部６５，６６の誘電率を低くすることにより、同一種類のフェライトセラミック材料で、浮遊容量の影響の小さい積層ＬＣフィルタ５１を得ることができる。

なお、本第３実施例ではコイル部６５，６６の空孔を多くしているが、積層ＬＣフィルタ５１の仕様によっては、コンデンサ部６７の空孔を多くするものであってもよい。

（他の実施例）
なお、本発明は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。

例えば、空孔率が互いに異なる３以上の素子部からなる積層セラミック電子部品であってもよい。積層セラミック電子部品としては、積層インダクタの他に、例えば積層インピーダンス素子、積層ＬＣフィルタ、積層コンデンサ、積層トランスなどがある。積層コンデンサの場合には、高空孔率の誘電体セラミック層（言い換えると低誘電率の誘電体セラミック層）を積層して構成した第１素子部と、低空孔率の誘電体セラミック層（高誘電率の誘電体セラミック層）を積層して構成した第２素子部を備えたものである。さらに、セラミック材料には、磁性体セラミックス、誘電体セラミックス、半導体セラミックス、圧電体セラミックスなどの各種の機能性セラミックスを適用することができる。

また、前記実施例は個産品の例で説明したが、量産の場合には、複数の積層インダクタを含んだマザー積層ブロックの状態で製造してもよいことは言うまでもない。

また、積層セラミック電子部品を製造する場合、導体パターンやビアホールを設けたセラミックシートを積み重ねた後、一体的に焼成する工法に必ずしも限定されない。セラミックシートは予め焼成されたものを用いてもよい。また、以下に説明する工法によって積層セラミック電子部品を製造してもよい。すなわち、印刷などの手法によりペースト状のセラミック材料を塗布してセラミック層を形成した後、そのセラミック層の上からペースト状の導電性材料を塗布して導体パターンやビアホールを形成する。さらにペースト状のセラミック材料を上から塗布してセラミック層とする。こうして順に重ね塗りをすることにより、積層構造を有するセラミック電子部品が得られる。

以上のように、本発明は、ＬＣ複合部品などの積層セラミック電子部品に有用であり、誘電率や透磁率の異なる素子部を中間層を設けることなく必要な強度で接合できる点で優れている。

Claims (7)

1. セラミック層と内部電極とを積み重ねて構成した第１素子部と、
   セラミック層と内部電極とを積み重ねて構成した第２素子部とを備え、
   少なくとも前記第１素子部と前記第２素子部を積み重ねてセラミック積層体を構成し、前記第１素子部のセラミック層の空孔率と前記第２素子部のセラミック層の空孔率とが異なっていること、
   を特徴とする積層セラミック電子部品。
2. 前記第１素子部が内部電極を電気的に接続して構成した第１コイルを内蔵し、前記第２素子部が内部電極を電気的に接続して構成した第２コイルを内蔵し、前記第１コイルと前記第２コイルが電気的に接続してインダクタを構成していることを特徴とする請求の範囲第１項に記載の積層セラミック電子部品。
3. 前記第１素子部が内部電極を電気的に接続して構成したコイルを内蔵し、前記第２素子部がセラミック層を間に挟んで対向する内部電極にて構成したコンデンサを内蔵し、前記第２素子部のセラミック層の空孔率が、前記第１素子部のセラミック層の空孔率より低く、前記コイルと前記コンデンサが電気的に接続してＬＣフィルタを構成していることを特徴とする請求の範囲第１項に記載の積層セラミック電子部品。
4. 前記第１素子部および前記第２素子部のセラミック層は同一種類のセラミック材料からなることを特徴とする請求の範囲第１項、第２項又は第３項に記載の積層セラミック電子部品。
5. セラミック層と内部電極とを積み重ねて構成した第１素子部と、セラミック層と内部電極とを積み重ねて構成した第２素子部とを備え、少なくとも前記第１素子部と前記第２素子部を積み重ねてセラミック積層体を構成した積層セラミック電子部品の製造方法において、
   前記第１素子部のセラミック層となるセラミックスラリーへの粒状焼失材の添加量と、前記第２素子部のセラミック層となるセラミックスラリーへの粒状焼失材の添加量とを異ならせ、セラミック層の空孔率が互いに異なった第１素子部および第２素子部を作製すること、
   を特徴とする積層セラミック電子部品の製造方法。
6. 前記第１素子部のセラミック層となるセラミックスラリー又は前記第２素子部のセラミック層となるセラミックスラリーのいずれかには粒状焼失材は添加されないことを特徴とする請求の範囲第５項に記載の積層セラミック電子部品の製造方法。
7. 前記第１素子部および前記第２素子部のセラミック層となるセラミックスラリーは同一種類のセラミック材料を用いることを特徴とする請求の範囲第５項又は第６項に記載の積層セラミック電子部品の製造方法。

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