KR20150053170A - 적층형 전자부품 및 그 제조방법 - Google Patents

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KR20150053170A
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조정호
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삼성전기주식회사
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Abstract

본 발명은 적층형 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 고주파수에서 고 임피던스를 구현하고 임피던스 특성을 광대역으로 확대함으로써 효과적으로 광대역의 노이즈를 제거할 수 있는 적층형 전자부품 및 그 제조방법에 관한 것이다.

Description

적층형 전자부품 및 그 제조방법{Multilayered electronic component and manufacturing method thereof}
본 발명은 적층형 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 IT 디바이스 등에 구비되어 노이즈(Noise)를 제거할 수 있는 적층형 전자부품 및 그 제조방법에 관한 것이다.
전자부품 중 비드(beads)는 인덕터의 특성과 함께 저항의 특성을 가지고 있는 소자로써 고주파수 대역에서 높은 저항 특성을 나타내어 고주파 성분의 에너지를 흡수하여 열로 변환시킨다. 통상적으로 노이즈 성분은 신호 주파수보다 높기 때문에 비드는 노이즈 성분을 제거하면서 저주파의 신호 성분만 통과시키는 역할을 한다.
적층형 칩 비드(Chip Beads)의 경우 자성체를 주재료로 하는 자성체 시트 상에 도전성 페이스트 등으로 내부 도체를 형성하고 적층하여 자성체 소결체 내부에 코일을 형성함으로써 임피던스를 구현한다.
최근 전자기기의 주파수가 확대되고 고주파화되면서 전자 방해 잡음(electro magnetic interference, EMI) 대책을 위해 고주파 대역에 있어서 보다 광대역의 노이즈(Noise) 제거가 요구되고 있다.
이에 보다 고주파 대역의 노이즈(Noise)를 제거하기 위하여 코일의 구조 설계 등을 통해 기생용량을 줄이고 공진 주파수를 수백MHz ~ 1GHz까지 상승시키고 있으나, 700MHz~ 2.7GHz 범위의 LTE 영역의 주파수를 대응하기에 한계가 있었다.
또한, 보다 높은 주파수에 대응할 수 있도록 고주파 대역에서의 저항 성분을 크게 하면 저주파 대역의 직류 저항도 커지게 되고 전 대역의 저항이 커져 버리는 문제가 있었다. 따라서 저주파 대역에 있어서는 저 임피던스를 유지하면서 고주파 대역에 있어서 고 임피던스를 나타내고 광대역의 고주파에 대응할 수 있는 칩 소자가 요구되고 있다.
아래의 특허문헌 1은 직류 저항을 저감시킬 수 있는 구조의 적층형 비드를 개시하고 있다.
한국공개특허 제2013-0044603호
본 발명에 따른 일 실시형태의 목적은 고주파수에서 고 임피던스를 구현하여 광대역의 노이즈(Noise) 제거에 효과적인 적층형 전자제품 및 그 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,
복수의 제 1 자성체 층이 적층되어 형성된 제 1 적층체 및 복수의 제 2 자성체 층이 적층되어 형성된 제 2 적층체를 포함하는 자성체 본체; 및 상기 자성체 본체 내부에 형성된 내부 코일;을 포함하며, 상기 제 2 자성체 층은 제 1 자성체 층에 비하여 큰 투자율을 가지는 적층형 전자부품을 제공한다.
상기 자성체 본체는 복수의 제 3 자성체 층이 적층되어 형성된 제 3 적층체를 더 포함하며, 상기 제 3 자성체 층은 제 2 자성체 층에 비하여 큰 투자율을 가질 수 있다.
상기 내부 코일은 제 1 자성체 층 및 제 2 자성체 층에 형성된 복수의 내부 도체 패턴이 전기적으로 접속되어 형성될 수 있다.
상기 내부 코일은 제 1 자성체 층, 제 2 자성체 층 및 제 3 자성체 층에 형성된 복수의 내부 도체 패턴이 전기적으로 접속되어 형성될 수 있다.
상기 내부 코일은 상기 자성체 본체의 기판 실장 면에 대하여 수직 방향으로 형성될 수 있다.
상기 내부 코일의 중심축은 상기 제 1 적층체 및 제 2 적층체의 적층 방향에 대하여 수평 방향으로 형성될 수 있다.
상기 제 1 자성체 층은 투자율이 10H/m 내지 30H/m일 수 있다.
상기 제 2 자성체 층은 투자율이 80H/m 내지 120H/m일 수 있다.
상기 제 3 자성체 층은 투자율이 180H/m 내지 220H/m일 수 있다.
또한, 본 발명의 다른 일 실시형태는 복수의 자성체 층이 적층되어 형성된 자성체 본체; 및 상기 자성체 본체 내부에 형성된 내부 코일;을 포함하며, 상기 자성체 본체는 투자율이 상이한 적어도 2 이상의 적층체를 포함하는 적층형 전자부품을 제공한다.
상기 내부 코일은 투자율이 상이한 각 자성체 층에 형성된 복수의 내부 도체 패턴이 전기적으로 접속되어 형성될 수 있다.
상기 내부 코일은 상기 자성체 본체의 기판 실장 면에 대하여 수직 방향으로 형성될 수 있다.
상기 내부 코일의 중심축은 투자율이 상이한 각 적층체의 적층 방향에 대하여 수평 방향으로 형성될 수 있다.
또한, 본 발명의 다른 일 실시형태는 복수의 제 1 자성체 시트 및 상기 제 1 자성체 시트보다 큰 투자율을 가지는 복수의 제 2 자성체 시트를 마련하는 단계; 상기 제 1 자성체 시트 및 제 2 자성체 시트 상에 내부 도체 패턴을 형성하는 단계; 및 상기 내부 도체 패턴이 형성된 제 1 자성체 시트 및 제 2 자성체 시트를 적층하여 제 1 적층체 및 제 2 적층체를 포함하는 자성체 본체를 형성하는 단계;를 포함하는 적층형 전자부품의 제조방법을 제공한다.
상기 제 2 자성체 시트보다 큰 투자율을 가지는 제 3 자성체 시트를 적층하여 제 3 적층체를 포함하는 자성체 본체를 형성할 수 있다.
상기 제 1 및 제 2 자성체 시트에 비아 전극을 형성하여 상기 제 1 및 제 2 자성체 시트 상에 형성된 내부 도체 패턴이 전기적으로 접속되도록 할 수 있다.
상기 제 1 및 제 2 자성체 시트를 자성체 본체의 기판 실장 면에 대하여 적층면이 수직 방향이 되도록 적층할 수 있다.
본 발명의 일 실시형태의 적층형 전자부품은 고주파수에서 고 임피던스를 구현하고 임피던스 특성을 광대역으로 확대함으로써 효과적으로 광대역의 노이즈를 제거할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자부품의 내부 코일이 나타나게 도시한 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 4는 도 1의 A-A'선에 의한 단면도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 단면도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 단면도이다.
도 7은 본 발명의 일 실시형태의 적층형 전자부품의 제조공정을 나타내는 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 본 발명의 일 실시형태에 따른 적층형 전자부품을 설명하되, 특히 적층형 비드(bead)로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자부품의 내부 코일이 나타나게 도시한 사시도이며, 도 2 및 도 3은 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태의 적층형 전자부품(100)은 자성체 본체(110) 및 자성체 본체(110) 내부에 형성된 내부 코일(120)을 포함하며, 자성체 본체(110) 외부에는 자성체 본체(110)의 단면으로 노출되는 내부 코일(120)과 접속하는 외부 전극(130)을 형성할 수 있다.
상기 자성체 본체(110)는 투자율이 상이한 적어도 2 이상의 적층체를 포함할 수 있다. 예를 들면, 복수의 제 1 자성체 층(111)이 적층되어 형성된 제 1 적층체(110a) 및 복수의 제 2 자성체 층(112)이 적층되어 형성된 제 2 적층체(110b)를 포함할 수 있다.
제 1 자성체 층(111)과 제 2 자성체 층(112)은 투자율이 상이한 자성 재료로 형성될 수 있으며 예를 들어, 제 2 자성체 층(112)은 제 1 자성체(111)에 비하여 큰 투자율을 가질 수 있다.
또한, 제 2 자성체 층(112)에 비하여 큰 투자율을 가지는 제 3 자성체 층(113)이 적층되어 형성된 제 3 적층체(110c)를 더 포함할 수 있다.
예를 들어, 제 1 자성체 층(111)은 투자율이 10H/m 내지 30H/m일 수 있고, 제 2 자성체 층(112)은 투자율이 80H/m 내지 120H/m일 수 있으며, 제 3 자성체 층(113)은 투자율이 180H/m 내지 220H/m일 수 있다.
이와 같이 투자율이 상이한 각 적층체를 접합 형성함으로써 다양한 공진 주파수의 기종을 직렬로 연결된 구조를 구현할 수 있으며, 임피던스 특성을 광대역으로 확대할 수 있다.
도 4는 도 1의 A-A'선에 의한 단면도이며, 도 5 및 도 6은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 단면도이다.
도 4를 참조하면, 자성체 본체(110)는 제 1 적층체(110a)와 제 1 적층체(110b)보다 투자율이 큰 제 2 적층체(110b)가 접합된 구조일 수 있다. 또한, 도 5를 참조하면 제 2 적층체(110)보다 투자율이 큰 제 3 적층체(110c)가 더 포함된 구조일 수 있다. 본 발명은 도시한 도4 및 도 5의 구조에 한정되는 것이 아니며, 투자율이 상이한 적어도 2 이상의 적층체가 접합된 구조라면 특별히 제한이 없다. 즉, 제 1 적층체, 제 2 적층체 및 제 3 적층체 이외에 투자율이 상이한 또 다른 적층체가 추가될 수 있다.
한편, 도 6을 참조하면 자성체 본체(110)는 제 1 적층체(110a), 제 2 적층체(110b) 및 제 3 적층체(110c)를 포함하며, 제 1 적층체(110a) 및 제 2 적층체(110b)는 접합 순서를 달리하여 각각 2 이상씩 접합된 구조일 수 있다.
본 발명은 도시한 도 6의 구조에 한정되는 것이 아니며, 투자율이 상이한 각 적층체는 접합 순서에 특별한 제한이 없고, 특정 투자율의 일 적층체가 자성체 본체 내에 접합 순서를 달리하여 2 이상 포함될 수 있다.
상기 자성체 본체(110)를 형성하는 투자율이 상이한 복수의 자성체 층은 소결된 상태로서, 인접하는 자성체 층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
소결된 자성체 본체(110)는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
자성체 본체(110)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
투자율이 상이한 각 자성체 층 상에는 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 내부 도체 패턴(121)을 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
상기 내부 도체 패턴(121)이 인쇄된 각 자성체 층에는 소정의 위치에 비아(via) 전극을 형성하여 비아 전극을 통해 각 내부 도체 패턴(121)이 전기적으로 상호 연결되어 하나의 내부 코일(120)을 형성할 수 있다.
예를 들어, 복수의 제 1 자성체 층(111)이 적층되어 형성된 제 1 적층체(110a)와 복수의 제 2 자성체 층(112)이 적층되어 형성된 제 2 적층체(110b)를 포함하는 자성체 본체(110) 내부에 상기 제 1 자성체 층(111) 및 제 2 자성체 층(112) 상에 형성된 복수의 내부 도체 패턴(121)이 전기적으로 접속되어 하나의 내부 코일(120)을 형성할 수 있다.
또한, 제 1 적층체(110a), 제 2 적층체(110b) 및 제 3 적층체(110c)를 포함하는 자성체 본체(110) 내부에 제 1 자성체 층(111), 제 2 자성체 층(112) 및 제 3 자성체 층(113) 상에 형성된 복수의 내부 도체 패턴(121)이 전기적으로 접속되어 형성된 내부 코일(120)을 포함할 수 있다.
상기 내부 코일(120)은 자성체 본체(110)의 기판 실장 면에 대하여 수직 방향으로 형성될 수 있다.
내부 도체 패턴(121)이 형성된 복수의 자성체 층을 자성체 본체(110)의 길이 방향(L)으로 적층하여 기판 실장 면에 대하여 수직 방향으로 내부 코일(120)을 형성할 수 있다.
내부 코일(120)이 기판 실장 면에 대하여 수직 방향인 구조를 형성함에 따라 기생 용량을 줄여 공진 주파수를 상승시키고 고주파수 대역의 노이즈를 제거할 수 있다.
나아가, 상기 내부 코일(120)의 중심축은 투자율이 상이한 각 적층체의 적층 방향에 대하여 수평 방향으로 형성될 수 있다. 예를 들어, 제 1 적층체(110a) 및 제 2 적층체(110b)가 적층되어 접합되는 방향을 따라 수평 방향으로 내부 코일(120)의 중심축이 형성될 수 있다.
도 7은 본 발명의 일 실시형태의 적층형 전자부품의 제조공정을 나타내는 공정도이다.
도 7을 참조하면 먼저, 투자율이 상이한 복수의 자성체 시트를 마련할 수 있다.
예를 들어, 복수의 제 1 자성체 시트, 제 1 자성체 시트보다 큰 투자율을 가지는 복수의 제 2 자성체 시트 및 제 2 자성체 시트보다 큰 투자율을 가지는 복수의 제 3 자성체 시트를 마련할 수 있다.
자성체 시트 제조에 사용되는 자성체는 특별히 제한되지 않으며 예를 들면, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트 분말을 사용할 수 있다.
상기 자성체 및 유기물을 혼합하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수의 자성체 시트를 마련할 수 있다. 이때, 자성체의 종류 등을 조절하여 투자율이 상이한 복수의 자성체 시트를 제조할 수 있다.
다음으로, 투자율이 상이한 복수의 자성체 시트 상에 내부 도체 패턴을 형성할 수 있다.
도전성 금속을 포함하는 도전성 페이스트를 자성체 시트 상에 인쇄 공법 등으로 도포하여 내부 도체 패턴을 형성할 수 있다.
상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 상기 내부 도체 패턴이 형성된 투자율이 상이한 복수의 자성체 시트를 적층하여 투자율이 상이한 각 적층체를 포함하는 자성체 본체를 형성할 수 있다.
예를 들어, 복수의 제 1 자성체 시트가 적층된 제 1 적층체, 복수의 제 2 자성체 시트가 적층된 제 2 적층체, 복수의 제 3 자성체 시트가 적층된 제 3 적층체를 포함하는 자성체 본체를 형성할 수 있다.
내부 도체 패턴이 인쇄된 투자율이 상이한 각 자성체 시트의 소정의 위치에는 비아(via) 전극을 형성하고, 상기 비아 전극을 통해 각 자성체 시트에 형성된 내부 도체 패턴이 전기적으로 상호 연결되어 하나의 내부 코일을 형성할 수 있다.
투자율이 상이한 복수의 각 자성체 시트는 자성체 본체의 기판 실장 면에 대하여 적층 면이 수직 방향이 되도록 적층할 수 있다. 내부 도체 패턴이 형성된 복수의 자성체 시트를 적층 면이 기판 실장 면에 대하여 수직 방향으로 적층 형성함에 따라 형성되는 내부 코일은 자성체 본체의 기판 실장 면에 대하여 수직 방향으로 형성될 수 있다.
예를 들어, 복수의 제 1 자성체 시트 및 복수의 제 2 자성체 시트를 자성체 본체의 기판 실장 면에 대하여 적층면이 수직 방향이 되도록 적층함에 따라 기판 실장 면에 대하여 수직 방향으로 내부 코일이 형성될 수 있고, 내부 코일의 중심축은 제 1 적층체 및 제 2 적층체가 적층되는 방향을 따라 수평 방향으로 형성될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층형 전자부품 111 : 제 1 자성체 층
110 : 자성체 본체 112 : 제 2 자성체 층
110a : 제 1 적층체 113 : 제 3 자성체 층
110b : 제 2 적층체 120 : 내부 코일
110c: 제 3 적층체 121 : 내부 도체 패턴
130 : 외부 전극

Claims (17)

  1. 복수의 제 1 자성체 층이 적층되어 형성된 제 1 적층체 및 복수의 제 2 자성체 층이 적층되어 형성된 제 2 적층체를 포함하는 자성체 본체; 및
    상기 자성체 본체 내부에 형성된 내부 코일;을 포함하며,
    상기 제 2 자성체 층은 제 1 자성체 층에 비하여 큰 투자율을 가지는 적층형 전자부품.
  2. 제 1항에 있어서,
    상기 자성체 본체는 복수의 제 3 자성체 층이 적층되어 형성된 제 3 적층체를 더 포함하며,
    상기 제 3 자성체 층은 제 2 자성체 층에 비하여 큰 투자율을 가지는 적층형 전자부품.
  3. 제 1항에 있어서,
    상기 내부 코일은 제 1 자성체 층 및 제 2 자성체 층에 형성된 복수의 내부 도체 패턴이 전기적으로 접속되어 형성되는 적층형 전자부품.
  4. 제 2항에 있어서,
    상기 내부 코일은 제 1 자성체 층, 제 2 자성체 층 및 제 3 자성체 층에 형성된 복수의 내부 도체 패턴이 전기적으로 접속되어 형성되는 적층형 전자부품.
  5. 제 1항에 있어서,
    상기 내부 코일은 상기 자성체 본체의 기판 실장 면에 대하여 수직 방향으로 형성되는 적층형 전자부품.
  6. 제 1항에 있어서,
    상기 내부 코일의 중심축은 상기 제 1 적층체 및 제 2 적층체의 적층 방향에 대하여 수평 방향으로 형성되는 적층형 전자부품.
  7. 제 1항에 있어서,
    상기 제 1 자성체 층은 투자율이 10H/m 내지 30H/m인 적층형 전자부품.
  8. 제 1항에 있어서,
    상기 제 2 자성체 층은 투자율이 80H/m 내지 120H/m인 적층형 전자부품.
  9. 제 2항에 있어서,
    상기 제 3 자성체 층은 투자율이 180H/m 내지 220H/m인 적층형 전자부품.
  10. 복수의 자성체 층이 적층되어 형성된 자성체 본체; 및
    상기 자성체 본체 내부에 형성된 내부 코일;을 포함하며,
    상기 자성체 본체는 투자율이 상이한 적어도 2 이상의 적층체를 포함하는 적층형 전자부품.
  11. 제 10항에 있어서,
    상기 내부 코일은 투자율이 상이한 각 자성체 층에 형성된 복수의 내부 도체 패턴이 전기적으로 접속되어 형성되는 적층형 전자부품.
  12. 제 10항에 있어서,
    상기 내부 코일은 상기 자성체 본체의 기판 실장 면에 대하여 수직 방향으로 형성되는 적층형 전자부품.
  13. 제 10항에 있어서,
    상기 내부 코일의 중심축은 투자율이 상이한 각 적층체의 적층 방향에 대하여 수평 방향으로 형성되는 적층형 전자부품.
  14. 복수의 제 1 자성체 시트 및 상기 제 1 자성체 시트보다 큰 투자율을 가지는 복수의 제 2 자성체 시트를 마련하는 단계;
    상기 제 1 자성체 시트 및 제 2 자성체 시트 상에 내부 도체 패턴을 형성하는 단계; 및
    상기 내부 도체 패턴이 형성된 제 1 자성체 시트 및 제 2 자성체 시트를 적층하여 제 1 적층체 및 제 2 적층체를 포함하는 자성체 본체를 형성하는 단계;를 포함하는 적층형 전자부품의 제조방법.
  15. 제 14항에 있어서,
    상기 제 2 자성체 시트보다 큰 투자율을 가지는 제 3 자성체 시트를 적층하여 제 3 적층체를 포함하는 자성체 본체를 형성하는 적층형 전자부품의 제조방법.
  16. 제 14항에 있어서,
    상기 제 1 및 제 2 자성체 시트에 비아 전극을 형성하여 상기 제 1 및 제 2 자성체 시트 상에 형성된 내부 도체 패턴이 전기적으로 접속되도록 하는 적층형 전자부품의 제조방법.
  17. 제 14항에 있어서,
    상기 제 1 및 제 2 자성체 시트를 자성체 본체의 기판 실장 면에 대하여 적층면이 수직 방향이 되도록 적층하는 적층형 전자부품의 제조방법.
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