WO1988005961A1 - Semiconductor device and method of fabricating the same - Google Patents

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WO1988005961A1
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Hisao Hayashi
Takeshi Matsushita
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Sony Corporation
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    • Y10S438/977—Thinning or removal of substrate

Definitions

  • the book 1 ⁇ 2 I li j had ⁇ ' ⁇ -3 ⁇ 4 rest ⁇ ⁇ . 3 ⁇ 4 and its production ⁇ , especially the gate ⁇ or! 3 ⁇ 43 ⁇ 4 ⁇ ⁇ ⁇ 's density 3 ⁇ 4 line 1' ⁇ , resting ⁇ and making it ⁇ ⁇ .
  • the absolute ⁇ sex ⁇ plate Bok r was formed in ⁇ - ⁇ body ⁇ of ':.. Work is possible ⁇ - body; to I3 ⁇ 4 to the manufacturing method ,,: fi: technology
  • the leading edge 3 ⁇ 4 is characterized by the fact that the 3 ⁇ 4 quick acting is a wife because it can reduce the amount of [ ⁇ ] between the rest area and the sheet. Also-
  • the i 3 ⁇ 4 line can only be formed on the J-. ['Of the ⁇ ⁇ . Vacant ⁇ -!, and the i 3 ⁇ 4 line or its J-. of 3 ⁇ 4; Yotsute the Re-throw bj ⁇ to the '[-: Jill, one their and the yarn, 1; ⁇ ⁇ ⁇ - ⁇ 3 ⁇ 41 ⁇ 23 ⁇ 4 i v..' of ⁇ , ⁇ ⁇ 14:. a reduction in the When I turn around I was talking about the subject.
  • Water 3 ⁇ 4 has a small amount of ⁇ ⁇ with the board and offers a break that allows quick production.
  • this study provides a ⁇ ⁇ ⁇ formed in ⁇ ⁇ ⁇ 3 ⁇ 4 ⁇ of the sterilized 3 ⁇ 4 ⁇ h and its manufacturing method.
  • the present report provides an M I S transistor formed in a completely unresolved ⁇ region and its 3 ⁇ 4 i ⁇ direction.
  • the tree 3 ⁇ 4 njj provides the ⁇ and the way of making ⁇ , f M ⁇ / [r, which is made by cutting the multi-j j 3 ⁇ 4 line.
  • Kibana provides the ⁇ -thickness of the ft line of ⁇ :: ⁇ 3 ⁇ 4 rest n and its S construction method.
  • Kihatsu Hij provides 3 ⁇ 4 rest ⁇ and its ⁇ ⁇ method that makes it possible to further reduce the number of wirings by setting ⁇ line I :.
  • Tree Hatsu ⁇ was supported * ⁇ through the absolute ⁇ ⁇ at least in 1 ⁇ 2 board in order to achieve the ⁇ Ru ⁇ target, by forming a ⁇ ShirubekyuHata ⁇ 1 to ⁇ holiday ⁇ , 3 ⁇ 4 holiday
  • the lead is made to be a wire for both of them, which enables the density of ⁇ lines and the production of Qi lines on the large school 3 ⁇ 4 road ⁇ 3 ⁇ 4.
  • 3 ⁇ 41 ⁇ is a tree ⁇ I li j ⁇ ⁇ ⁇ ⁇ and its; Miii method)-An example diagram.
  • -2 I is another by Kyokuzo and its product ⁇ / -U ⁇ in the example-: Morphology of ⁇ i3 ⁇ 4 for applying HJj 'M
  • ⁇ 1 ⁇ is a JKI and the effective transfer / of the carrier is ⁇ ⁇ It is said that ⁇ is considered to be ⁇ ⁇ Gesture type MIS, ⁇ ⁇ About J3 ⁇ 4 which is ⁇ ⁇ .
  • n .I, 1 ;, ',, ⁇ Silicon ⁇ 3 ⁇ 4 rest plate (21) is provided as shown in 1 ⁇ , and that- ⁇ ⁇ (22) is formed by metaphysical thermal oxidation, etc., and on top of this, a gate of ⁇ 1 consisting of low specific resistance b'i 'i product silicon ⁇ ! 3 ⁇ 4 (25), That is, ⁇ !
  • a line ⁇ (5) is formed with a certain pattern, for example, a line that has a certain pattern, for example, the ⁇ 1 (25) of the pole ⁇ (25). Wiring this 3 1 ( ⁇ )), that is, the formation of the gate (25) of ⁇ 1 in the example shown in Fig.
  • the ⁇ 1 i product silicon layer is metaphysically formed by (CVD method) or the like, and is patterned and formed by the photolithography. ..
  • the terrain ⁇ ()
  • a multi-component silicon ⁇ is formed with a CVL) that has the character of a strange person. ..
  • the gate electric barge (26) of 2 is formed, for example, at a position opposite to the gate of ⁇ 1 (25) by the -method similar to that of the gate of ⁇ 1 ' ⁇ ' (25) described above.
  • the gate pole of this ⁇ 2 (26) is used as a mask for ion implantation-and in the rest (3), another P-type impurity is used as an ion source.
  • the source region of low resistivity (27) and drain region (28) are formed : 1 Note that the source iifil or mask is used as the source iifil or
  • a line 1 (of IB 1 that forms the gate 3 ⁇ 4 ⁇ 3 ⁇ 4 (25) of 3 1 is formed on the other side of the body ⁇ ), while the gate (2G of 3 2 is formed on the other side).
  • the 1 3 ⁇ 4 line 1 3 ⁇ 4 of 2 that includes the source (31), the drain 3 ⁇ 4 split (32), etc. is formed iiiii ge h.
  • the deactivation is completed, in this example, in the so-called field part of the other part except the so-called active region which forms the ⁇ channel MIS and the p channel MIS, respectively.
  • a relatively instable green river (52) such as S i ⁇ 2 by thermal oxidation.
  • a well-known technique for example, a nitride is selectively formed in the formation of a vacancy, and the oxidization is performed using this as a mask for oxidation.
  • the nuclei are not formed except for the oxidation-resistant mask, and the ⁇ (52) is not formed, and the U of Tr is formed in the end-forming part by, for example, heat m conversion.
  • the other- '"forming part ie, removing the foreground resist ⁇ in the ⁇ area (30)', the source area (:) ⁇ ) and the drain II area (3).
  • ria is formed on the ⁇ / ⁇ formation part by using a photo resist ill'H (341 and i.z. (.52) and the photo resist is a mask. Enter the n pure objects that will become the region (30) and Form a single region (:) and a drain region (: (). In this way, the P channel 3 ⁇ 4 M IS (p-MIS) and ⁇ channel .IS ( ⁇ -MIS) are common S plates. (21). Then, on the ⁇ ⁇ in which these ⁇ — MIS, ⁇ -MIS, etc.
  • the gettering effect of, for example, an impurity such as a phosphorus glass layer is obtained.
  • the insulating layer (2) is completely covered with the insulating layer (2), and the surface layer is made of nitrite formed on it by, for example, the plasma CVI method to obtain the moisture resistance effect fJ-. (38) is covered by a substance;
  • a plate (1) of absolute ⁇ . Is affixed via (39) till7r solution 9) is a polyimide tree, or a flow rate” Lassier spin-glass. Nail it.
  • «plate (1) is, for example, to heat can also be by go-between configuration to 3 ⁇ 4 not required ratio mizuchi specific ⁇ a glass S plate, Oh 1 ⁇ resistance the ⁇ s not Siri: -j down, etc. ,
  • the chain line up to the point where: (21) is the side opposite to the side having the plate (1), or for example RI 1 ': (reactive ion etching)-,
  • RI 1 ' reactive ion etching
  • p-MIS and n MIS are finished-semi-dead ⁇ 2) separated by ⁇ ⁇ ⁇ ) Is formed.
  • the method for thinning the semiconductor S plate (21) is not limited to this, and a mechanical polishing method which can use the insulating (52) as a grinding stopper may be used.
  • ⁇ () is formed by (: V ⁇ ) ⁇ , and the source fi region and the dray (35 sa ) (da) (35s) (35di :) on top of 3 ⁇ 4 window or wire ⁇ open- ⁇ Ci5 3 ⁇ 4 line ⁇ )
  • the wiring ⁇ (0) is off after the example of the path ⁇ pcs O door Li Sogura 'is formed on the pattern of'll go-between stations A r i to butter one emission reduction due to non- ⁇ .' Ru. If this is done, then! 3 ⁇ 4 lines ⁇ (and ((are formed in the half body (3). Note that the connection of these wirings ⁇ (>) and ((>) phases is In advance, ⁇ ⁇ : Rest, physically.
  • circuit elements such as p-MIS and n-MIS, are formed in ⁇ ⁇ ⁇ halves (?>), Respectively, and wiring lights (and (6) are formed in both iili).
  • the depiction was made by covering the wirings (5) and (G) of J and 2 on the suspension i (3). Therefore, the line II iiii of each line (5) and (()) can be made to be a unique surface Jl I.
  • the two or two ffi line configurations it is possible to give a margin to the placement of the wiring patterns as in the case of multiple ⁇ 3 ⁇ 4 lines. .- -It is possible to mitigate the fine patterning compared to the case where it is formed in ii! I.
  • I can avoid the low of II ⁇ .

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Description

iijj 細
½明の i; 、i ^休 ^とその; il!i
技術分 t-
. 本 ½ Iリ jは 、ι'·- ¾休^を川いた τ. ¾ とその製^ん' に し、 特に ^^休^の 1 側にゲー ト ^^や！ ¾¾·ΐ栎 の ί¾密度 ¾線 を 1'ίする、 ^休装 Κとその製^ ^に [ する。
また絶^性 Μ板 卜.の Τ-· 体^に形成した r.': 作が可能な Ύ- 体 ; とその製 方法に I¾する,, :fi: 技術
. 絶^ 板上の^胶 ^休 Wを川いた ¾休 と しては木出 願人により米 特 ,i†出願 (;83860 &び^ 683932 υにおいて 1' ¾ 体 W;の膜 ηが 1 ()()〜 750 オ ングス ト π -厶の ,·：;, 勤作が W能な Μ I S ト ラ ンジスタが ί 示されている。 '
またジ ャ ―ナル 才 ブ ェ レ ク ト π ケ ミ 力 ル ソサェテ ィ ： ソ リ ッ ド - ステ ィ ト サィ ェ ン ス 丁 ン ド テ ク η ノ ジ ィ （Jouna of [;icct.roc omica] Son i nt..y： Si!l- 11) STATH SCIENCB AND
TBCHNULOGV) Vol.120 No.11 P156 〜 1566にはシ コ ン 板を絶 緣性 S板に貼りつけた後、 シ リ コ ン «板を所定の厚さにまでラ ツ ピングぁるいはポ リ ッ シングする方法が開示されている。
この の絶 ·¾性 ¾板上に形成された、 .導休 ¾ はその - 休領 域と ¾板との [^]の¾ 容 を小さ く できるために ¾速勁作が Wife という特徴をも -,ている
しかし、 こ ) τ ·¾' ί木 ;.ι:においても τ·· ' 体 ]' -の ι'.'ϋ ιΐ )¾· 化に作つて、 ι¾線 (》、 ¾ w化や ί¾ ¾11化が' 求されるが、 i¾線は ϊ·· . 休 \-！の J-.【' に形成する しかなく 、 ド i¾線やその J-.の liij絶 u あるいはコ ンタ ク ト ホールなどの ¾ ；によつて に投 bjれ を■'[·:じる,つ そ してその糸,1; χ\ Τ-·¾½¾ i.v.'.の Ι,ϊ ΨίΙ 14:の低下をまわく と いう ^题を じていた。
発 1 の開^
水¾叨は^板との^ ^ が少なく ^速勒作が可能な^ 休 を提 するものである。
また本究明は絶緣性 ¾扳 hの^胶^ ¾休^に形成した^ ^休 ^とその製造方法を提供するものである。
特に本発叨は絶½½«扳 の β胶 ¾休 ^に形成した M I S ト ラ ンジスタとその ¾i≤方 ¾を捉供するものである。
さらに水究明は? ¾線の^ Hi¾度化を I 'J能にした、! 導休 とそ の 造方法を.捉供するものである。
さらに木 ¾ njjは多 j j¾線の 切れに作う {, f M†/[rの低下をなぐ し た ^ とその^造方^を捉供するものである。
さらに木発叨は ^休尜: の ft線の π山度の人きい ^ ¾休 n とその S造方法を捉供するものである。
さらに木発 Hijは κ線 I：を にすることによりさ に ί¾細化が 可能な多^配線を^する ¾休 ^ とその ^^方法を¾供するも のである。
木発叨は斯る Π的を達成するため ½板上に少なく とも絶^^を 介して支 * ^された、 ^休^に^導休秦 Τ1を形成してなる、 ¾休
^とその製造方法において、 その^導休^が、 その両而に配線 う冇するようにして大規校 ¾ 路^ ¾における Κ線の 密度化 と ίΤίί； 勁作を可能にするも である。 図 iiiiの節 な, 叨
¾1 〖 は木^ Iリ jによる ^ 休 ^^とその; Miii 法 ） --例の 図である。 - 2 Iは木究叨による他 とその製^ / -例の U ^である-: HJjを 'M施するための Ηκ i¾の形態
Π 1 Μを黎 JKIしてキャ リャの 効的移劾 / を Α·めることがで ϋ るとされる ϋιίιίゲ一 卜型 M I S、 ^休 ^を^る J¾ について^ 叨する。 この ·合、 1 冈 Λに示すように、 例えば n . I,1; ,',,Ί シ リ コ ン ^ ¾休¾板（21)を設け、 その - Κ而に -方のゲー ト絶^ 胶（ 22 )を衷而熱酸化等によつて形成し、 これの上に低比抵 b'i ' i 品シ リ コ ン屄よりなる^ 1 のゲ一 ト ^! ¾ (25)、 すなわち ϊίΠ の！ ¾ 線^ (5)を、 所 ¾のパタ一ン例えば^ 1 のゲ一 卜 ^極（25)を^む所 ¾：の ¾線パター ンをもつて形成する。 この 3 1 の配線
Figure imgf000005_0001
(Γ))、 すな わち ^示の例の^ 1 のゲー ト (25)の形成は、 例えば化 的メ（
( C V D法) 等によって^ 1 i品シ リ ン層を全而的に形 成し、 これをフ ォ 卜 リ ソグラ フ ィ によつてパター ン化して形成 し ί' る。 . .
1 m βに示すように絶緑^ (2)上に屮 ΐίίπ ( ）例えば多結品シ リ コ ン^を比蛟的人なる^さをもつて C V L) 等によつて被^形 成する。
1 m Cに示すように^ 1 図 における銷線 aで示した位 ま で I ί ^ ( 2) )をその ¾而側から C、わゆる例えば機械的研 f'j'iJ、 成 '、'、 は機械的化 'Ύ:的ポ リ ッ シング :の技 を川 、て i' ¾化する。
m 1 に示すように中 ilijl^ (23〉の^」: n¾ に表而熟酸化 によつて s 2 の絶緣^ (44)を形成し、 これ 上に 糸,1 i品も しく X ¾ ¾'ί ,'„', ·> リ ： J ン½板（1)を るか、 あるいは（： V D法^によ つて 1 シ リ コ ンよりなる fe'(i')を 4:成し、 この 板（ を む 支 I'i- ί木（ 11 )に 休^板（ 21 )を .f せる。
1 ι·:に，」;すように、 ι ι¾ιぃ屮 h ^す位;? γまで τ-· : 休 板 1)をその支 ·ί.'Η木（ιυとは&対側か 機械的研^、 機漏 化 ' 的ポ リ ツ シ ング成いはエツチ ン その他 知の技術によつて ψ 的に俳除し 分^い m τ·· 休 a)を J 成する 次に、 1 i i Fに示すように、 休]^ )の支持休（U)とは 対側の而を例えば熱酸化してここに^ 2のゲ一 ト絶緣胶（2 を被 菥形成し、 この第 2のゲ一 ト絶緣胶 (24)丄:に: ^ 2の配線^ (6) Φ なく とも —部と して形成される低比抵抗多結品シリ コ ン^よりな る ； 2のゲー ト電栎（26)を例えば前述'した^ 1 のゲー ト '^'(25) と同様の -法によって、 笫 1のゲー ト · ¾(25)と対向する位？！に 形成する。 その後この^ 2のゲ一 ト '極（26)をィォン注入のマス クと して - 休 (3)にこれとは ¾なる の P型の不純物をィ オ ン fト:人して低比抵抗のソ ー ス 'ίΤί域（27〉と ド レイ ン領域（28)を形 成する :1 尚、 この ゲー ト ΤΪ. をマスクと してソ ース iifil或
(27)と ド レイ ン領域（28)を形成したが、 ΐίί 21¾1に示した M I ' 導休^^と同様に、 ' 11¾Λにおいて、 1のゲ— ト ^極（25)を マ ス ク としてソ 一ス fi域（27)及びドレイ ン領域（28)を形成しても よい。 次に、 全 ifS的に S )2^?の表而保護の絶¾1^ (29)を形成して 例えば ソ 一ス fU或（27)およびド レイ ン領域（28)上に ¾ ¾: P け を ってこれら領域（27)および（28)にォーミ ッ クにコ ンタク トす る例えばソ ース ¾極（ 1)およびドレイ ン ^極（32)を被 形成する c これら電極（： U)および（32)は \ の^面^ 後のフ ォ ト リ ソグ ラ フィ技術によるバタ一ン化によつて同時に形成することができ , m 2の ffi線層 )の -部を構成する。
このようにすれば、 体 ^ )の -方の而に 3 1のゲ一 ト ¾Ψ¾ (25)を^む IB 1の¾線1 ( が形成され、 他方の而に 3 2のゲー ト (2G)さ らにソ 一 ス (31)、 ド レイ ン ¾栎（32)等を^む^ 2 の 1¾線1¾ )が形成された iiiiiゲー h . M I S 休 ¾ が れ る„
次に、 を参照して木究叨の 休^^の他の例を,½ II刀す る。 [¾ίにおいては Μ 〖 S ¾ Μ路の ηチ ャ ンネ ル M I Sと ρチ ャ ンネ ル M I -Sの, 成、 いわゆる C M I S構成 を，Α している。 この場 、 まず 2 m Λに示すように半 .休 ¾板例え ば '比抵抗の n型のシ リ ： J ン .結品^^休 ¾板（21)を設け、 その 一： ffiiに最終的に nチ ヤ ンネ ル M I Sを形成すべき部分に p の選択的領域 U0)をィ ォ ン注入法あるいは拡故法等によつて選 \！ 的に形成する。 そして、 ¾終的に、ド-導休素了、 この例においては πチ ャ ンネル M I Sと pチ ャ ンネル M I Sとをそれぞれ形成する いわゆる活性 域を除く他部のいわゆるフ ィ 一ル ド部に選択的に S i Π 2等の比 ¾的^い不 ½化川の絶緑^ ( 52 )を熱酸化等によつて 形成する。 この選択的熱酸化は、 周知の技術例えばナイ 卜-ラ イ ド を ^休^ の形成 ί¾に選択的に形成し、 これを酸化のマスク と して酸化処^する。
その核;、 耐酸化マスクを除 して絶^^ (52)が形成されていな し、 了-形成部に、 それぞれ例えば熱 m化によつて ;Tr の Uさを
Figure imgf000007_0001
する 酸化胶よりなるゲー \- M!i (33Λ) および（ B) を形成 し、 これの Lにゲー ト ', (：レ 1Λ) および を前述した様に低 比抵抗多結品シ リ コ ン^により形成する。
更に闵示しないがこれより延 Λする i 線 を形成して、 1 の配線屑 ( を形成する。 '
次に、 一方の尜 形成 となる選択的領域（30)上をフ ォ ト レジ ス トによって ぃ、 これとゲー ト (： ΜΛ) と^い絶緑^ 2)を マス ク と してイ オ ン注入によ -. >て ^板（21)と ¾なる導 TGi のい 1! の不純物を :入してソ ース l'i I或 ( 5 R )およびドレイ ン 域 (35da) を形成する。
次に他 の-お」 '·形成部、 すなわち Π域（30) にのフ ォ ト レジス ト ^を排除し'、 ソ ー ス領域（: )^)およびド レ イ ン II域（3)ria)が形成 された^ /·形成部上をフ ォ ト レ ジス ト によつて ぃゲー 卜 ill 'H (341 および い絶 (.52)さ らにフ ォ ト レジス トをマス クと し て、 領域 (30)と なる の n のィ純物をィ ォ ン汴入してソ 一ス領域（： ）およびドレイ ン領域（: ( ）を形成する。 このよう にして P チ ャ ンネル ¾M I S ( p - M I S ) と πチ ャ ンネル . I S ( η - M I S ) を共通の S板（21) . に形成する。 そして、 こ れら各 Ρ— M I S， η - M I S等の 導休 了-が形成された ^ ΐίϋ に例えばりんガラス層等の例えば不純物のゲッタ リ ング効 ¾を 「 する絶縁^ (2)を全而的に被^し、' これの上に例えば耐湿効 ¾を fJ- るためのプラズマ C V I)法によって形成したナイ ト ライ ド^ に よる表而保^絶緣層（38)を个而的に被;？ し、 これの上に接^剂
( 39 )を介して例えば絶 η.の «板 (1)を貼 す „ 7r剂 9 )は、 ポ リ ィ ミ ド樹 、 あるいは流勁 ½力"ラ スぃわゆるス ピン ォン -グラスを爪い^る。
この場合、 «板 (1)は例えば耐熱 が ¾求されない比蛟的麼価な ガラ ス S板によつて構成することもできるし、 あ1 ί品性を^わない シリ ： -j ン等の、| ¾；休 -板上に s i n 2^の絶 JTVJが形成された ¾板（1) によつて構成できる。
その後、 第 2図 Λにおいて鎖線（：で す位 まで ®扳（ 21 )を ½ 板（1)を有する側とは反対側か 例えば R I 1'： (反応性ィォンェッ チ ング） 等によ -,て平而的に徘除して^ 2 ^に示すように ^ 休 ¾ -了-、 図において p -- M I Sと n M I Sが了 ί:いに絶 - 2) によって分離された半^休^ )を形成する。 尚、 半導体 S板（21) を薄 ^化する方法としてはこれに限らず、 絶^ （52)を研削ス 卜 ッパーと して^いることができる機械的研濟法を川いてもよい。 その後、 ^ 2闵 Βに示すように、 このよ όにして絶 ^¾ (52)に よつて ρ Μ ί :Sと π · Μ ί Sが分離形成され、 かつこれらが臨 んで形成された、 1 ¾休 のェッチング によ - て形成された 而（3a)上に Si02等の絶^ ( )を（： V ί)^，によって形成し、 そ れぞれソース fi域およびドレイ (35s a) ( da) (35s ) (35di:) 上に ¾栎窓ないしは配線^開けを -厂 Ci5 の¾線^ )を形成す る。 この配線 ι (0)は、 例えぱ Λ の个 後にフ ォ ト リ ソグラ' フ ィ によるバタ一ン化によつて所A riのパター ンに形成し ί .' る。 こ のようにすれば、 半^体 (3)の^而に! ¾線^( および (( が形成さ れる。 尚、 これら配線 ψ} (>)および ((>)の相 の 結は、 予め τ· : 休 に、 体的には .^休¾板（21)に領域（30)、 または領域（35sa) および (35da)、 あるいは領域 (35si:)および (35di' の形成と共に例 えばフ ィ ール ド部において迚結川の領域 (図示せず) を設けてお き、 この迚 ¾fi )J] 域に、 ， 1 およびク 2の配線 1 (5)および (ί;)の Ji' 定部を才一 ミ ッ クに违結することによつて行い る。
この例の描成によれば、 Ψ·^休 (?>)にそれぞれ回路尜子例えば p - M I S , n - M I Sが形成され、 その両 iiliに配線照 ( および (6)の が形成された構成をとるもので、 ¾線^互が^^される ¾ における表而 M凸段 ¾の発 ^が 避され、 配線 ¾( および (0)の被 ίίϊίが比較的 Ψ坦に形成される。
上述したように本発叨にお 、ては、 、 休 i (3)の ί¾ ιΤιίに J お よび 2の配線 (5)および (G)を被 ¾した描成をとったことによ -·, て、 各 線 (5)および (())の被 II iiiiを比蛟的甲 Jl I.な面とすることが でき、 従って衩数の fiii線による ¾ 等の に づく 段切れの允 :を问 igでき、 また、 両而即ち 2而の ffi線構成をとつたことによ つて多^ ¾線による場合と 様に配線パタ一ンの配置に裕度をも たらすことができて、 Φ. - -の ii!iに形成する場 に比して微細バタ 一ン化を緩和する'ことができ、 これに «づく ¾線の断線等の
II·の低 ドを [ i避できる。
乂、 1 ^に^した^施例において支^ ½ (ι ι)を描成する«板 (1)を（： V 1)'/人によって形成する 成をとる には、 I'M Ci) と ¾;板（1)とび） ft1! Aわせ H.'jの ビ ンホ一ルの .¾ノ卜:や応力の允 :を綏和 できるという利 ^を Υίし、 に i,i i j、 |.'-] kをはかることができ る（， また、 2 Mに説叨した例においては、 ^子の形成後に- 絶 ^性の 扳（1)を貼 する 了:顺をとり ^ることによつて職' ）としては、 、 ¾休^」'·を形成する に 即ち A温加熱て を終る ことがないので、 この 板 (1)の材料の選^の ίπίί度が Λまり、 例 えば比 的 m iiiiiなガ'ラ ス/, ξ ¾ を川い^る。
尚、 上述した例においては、 シ リ コ ン^板 の半導体 ¾扳（21) に、 ?g休素了- ¾形成してこの ^板（ 21 )を絶緑 'k 板に貼；？？して後- その - -部の さに残して ίίί!からェッチング等を行つた J¾ ί であ るが、 ^る ¾0はシリ コ ン½仮（21) kに Si 2 の絶 ½ (·)を形成 し、 これの ヒに、 例えばシ リ ：■； ン を形成し、 これにゲ -- ト ¾ の - の! ¾線1^(¾を する ^^休 j^を形成し、 これ に絶^性の ¾板 (1)を貼 して絶緑 (·0が する迄 板 (2!)をェ ッチング除去して構成するなどその作製 法及び構造に H々の^ 形変 をとり る。
-

Claims

til J 求 の ΐί- !JH
1. , 1； I ·.にル、なく とも絶 , ' を介して支 f された Τ· 休 I1.'1'/に Τ-.
ί« /-を形成してなる、 休 において、 ί·.,ίι! Ύ-^ί^ 1· が、 Ι-. Μ板と 1: ,d f- ¾：休 )'；···と If!Jと、 J-. , 1' ^休^の他の ifii 上に火々 [¾線^を^してなる ^^休 ¾ !¾。
2. 求の範 1 JTHこ^叔の Τ·¾¼;¾ :において、 Ι:,¾Ί'¾:½ ^が M I S 卜 ラ ンジスタである、 ^休装! ί'ΰ
3. h'i求の !if-l 2 Hiに ,记 'ι ) Ί· 休 ¾ において、 h , 火々 線 がゲー ト ' ίϋ !¾である Τ-· ·¾：休 ¾ "''V:„
Α. ·,'ί·求 C [ifl -H 9 ΐί'ίに , の、！ '·- 休 において、 上 ),k板と
. 上, k i:. 休 との fiiiの 線 がゲー ト ίΐί と、 上 ^7休 wの 他の而 .1 の ¾線 がソ ー ス ΐι'ί 1或およびド レ イ ン l域の収り出し
¾ である、 ^ ί ^„
5. 求の範 ^ 2 ¾に, 戰の^ ¾休 ^において、 上^ M I S ト ラ ンジス タは いに絶 ί 分離されたネ Π袖^ ト ラ ンジスタであ る ^?休装 i¾。
6. 求の； MPfl 1 项に ^載の^^休 ¾Πδにおいて、 上 板が 半 ¾·ί木 板である- ig休 ; ,
7. 表而に少なく とも絶緑 ^を む¾持休 hに形成された^^休 ^に 導休¾子を形成する、 休^^の製 力法において、 、· 導休¾板上に 1 の¾線^を形成する丁 と、 該 1の ¾線) を形成した h Ί ^休 を上 支 休に 1¾するェ ¾と、 !·.>¾. -^休 ¾板を^胶化して h, Τ·· 休 を形成する TJ と ,l¾ T- 休 上に ! ¾Wを形成す ,—「 と力、らなる -i'¾:W;¾i.vi'. の¾ 力法
s. ή,'ΐ- c 'Λ 7 に ; d 、「·· ¾休 (の ¾ において、 上 1 の ¾線 をマス ク と して ;'d、!;. 'i木 に不純物 ΰ'域を 形成する ΐ·¾½¾π«',: ^ y^jjv .
2
10
9. ,ι,'ί求の範 i/H m 7 ι , 战の ^^休 ^の製造 法において、 上 2の κ線 をマスクとして ヒ ¾ ¾休 に不純物 を 形成する ¾休 の製 方法。 .
10
La;
2
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190142370A (ko) 2017-04-21 2019-12-26 테루모 비씨티, 인크. 높은 처리량의 혈액 성분 수집을 위한 방법 및 시스템

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0344067A (ja) * 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5629218A (en) * 1989-12-19 1997-05-13 Texas Instruments Incorporated Method for forming a field-effect transistor including a mask body and source/drain contacts
US5198379A (en) * 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
DE69115118T2 (de) * 1990-05-17 1996-05-30 Sharp Kk Verfahren zum Herstellen eines Dünnfilm-Transistors.
JP2621642B2 (ja) * 1990-11-13 1997-06-18 日本電気株式会社 半導体装置およびその製造方法
US5347154A (en) * 1990-11-15 1994-09-13 Seiko Instruments Inc. Light valve device using semiconductive composite substrate
US5618739A (en) * 1990-11-15 1997-04-08 Seiko Instruments Inc. Method of making light valve device using semiconductive composite substrate
US5206749A (en) * 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5751261A (en) * 1990-12-31 1998-05-12 Kopin Corporation Control system for display panels
US5362671A (en) * 1990-12-31 1994-11-08 Kopin Corporation Method of fabricating single crystal silicon arrayed devices for display panels
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US5661371A (en) * 1990-12-31 1997-08-26 Kopin Corporation Color filter system for light emitting display panels
US5258320A (en) * 1990-12-31 1993-11-02 Kopin Corporation Single crystal silicon arrayed devices for display panels
US5258325A (en) * 1990-12-31 1993-11-02 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
US5444557A (en) * 1990-12-31 1995-08-22 Kopin Corporation Single crystal silicon arrayed devices for projection displays
US5528397A (en) * 1991-12-03 1996-06-18 Kopin Corporation Single crystal silicon transistors for display panels
KR930006732B1 (ko) * 1991-05-08 1993-07-23 재단법인 한국전자통신연구소 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법
US5166091A (en) * 1991-05-31 1992-11-24 At&T Bell Laboratories Fabrication method in vertical integration
JP2777942B2 (ja) * 1991-11-07 1998-07-23 富士通株式会社 Ｍｏｓトランジスタの製造方法
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
US5366924A (en) * 1992-03-16 1994-11-22 At&T Bell Laboratories Method of manufacturing an integrated circuit including planarizing a wafer
US5234860A (en) * 1992-03-19 1993-08-10 Eastman Kodak Company Thinning of imaging device processed wafers
US5213990A (en) * 1992-04-01 1993-05-25 Texas Instruments, Incorporated Method for forming a stacked semiconductor structure
US5315143A (en) * 1992-04-28 1994-05-24 Matsushita Electric Industrial Co., Ltd. High density integrated semiconductor device
US5227313A (en) * 1992-07-24 1993-07-13 Eastman Kodak Company Process for making backside illuminated image sensors
US5318916A (en) * 1992-07-31 1994-06-07 Research Triangle Institute Symmetric self-aligned processing
JPH0677447A (ja) * 1992-08-26 1994-03-18 Seiko Instr Inc 半導体薄膜素子の製造方法
JPH06252400A (ja) * 1992-12-28 1994-09-09 Sony Corp 横型絶縁ゲート型電界効果トランジスタの製法
US5591678A (en) * 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
KR940018962A (ko) * 1993-01-29 1994-08-19 이헌조 알루미나를 이용한 수직형 박막 트랜지스터 제조방법
US6004865A (en) * 1993-09-06 1999-12-21 Hitachi, Ltd. Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator
JP3488730B2 (ja) * 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
JPH07335907A (ja) * 1994-06-14 1995-12-22 Sony Corp Ｓｏｉ基板に形成したｃｍｏｓトランジスタおよびそのｓｏｉ基板の製造方法
US5497019A (en) * 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods
US5705405A (en) * 1994-09-30 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of making the film transistor with all-around gate electrode
KR100389754B1 (ko) * 1994-11-22 2003-10-17 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체장치
JP3512496B2 (ja) * 1994-11-25 2004-03-29 株式会社半導体エネルギー研究所 Ｓｏｉ型半導体集積回路の作製方法
WO1996020497A1 (en) * 1994-12-23 1996-07-04 Philips Electronics N.V. Method of manufacturing semiconductor devices with semiconductor elements formed in a layer of semiconductor material glued on a support wafer
US5674758A (en) * 1995-06-06 1997-10-07 Regents Of The University Of California Silicon on insulator achieved using electrochemical etching
EP0797211A1 (en) * 1996-03-01 1997-09-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with clamping circuit for preventing malfunction
DE69700241T2 (de) * 1996-03-01 1999-11-04 Mitsubishi Electric Corp Halbleiterspeichergerät, um Fehlfunktion durch Zeilenauswahlleitungsunterbrechung zu vermeiden
DE69737742T2 (de) * 1996-03-12 2008-01-31 Koninklijke Philips Electronics N.V. Herstellungsmethode einer hybriden integrierten schaltung
US5811322A (en) * 1996-07-15 1998-09-22 W. L. Gore & Associates, Inc. Method of making a broadband backside illuminated MESFET with collecting microlens
KR100267013B1 (ko) * 1998-05-27 2000-09-15 윤종용 반도체 장치 및 그의 제조 방법
TW490745B (en) * 2000-05-15 2002-06-11 Ibm Self-aligned double gate MOSFET with separate gates
US6982460B1 (en) * 2000-07-07 2006-01-03 International Business Machines Corporation Self-aligned gate MOSFET with separate gates
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6753239B1 (en) * 2003-04-04 2004-06-22 Xilinx, Inc. Bond and back side etchback transistor fabrication process
TWI248681B (en) * 2004-03-29 2006-02-01 Imec Inter Uni Micro Electr Method for fabricating self-aligned source and drain contacts in a double gate FET with controlled manufacturing of a thin Si or non-Si channel
JP2006120726A (ja) * 2004-10-19 2006-05-11 Seiko Epson Corp 薄膜装置の製造方法、電気光学装置、及び電子機器
US7354809B2 (en) * 2006-02-13 2008-04-08 Wisconsin Alumi Research Foundation Method for double-sided processing of thin film transistors
US7960218B2 (en) 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
US20100183767A1 (en) * 2007-07-10 2010-07-22 Bertus Noordam Yeast autolysates
US20230352333A1 (en) * 2010-11-18 2023-11-02 Monolithic 3D Inc. 3d semiconductor devices and structures with at least two single-crystal layers
US11876011B2 (en) * 2010-11-18 2024-01-16 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55179053U (ja) * 1979-06-11 1980-12-23

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139401A (en) * 1963-12-04 1979-02-13 Rockwell International Corporation Method of producing electrically isolated semiconductor devices on common crystalline substrate
US3624463A (en) * 1969-10-17 1971-11-30 Motorola Inc Method of and apparatus for indicating semiconductor island thickness and for increasing isolation and decreasing capacity between islands
JPS5252582A (en) * 1975-10-25 1977-04-27 Toshiba Corp Device and production for semiconductor
DE2752344A1 (de) * 1977-11-23 1979-05-31 Gafarov Herstellungsverfahren fuer integrierte halbleiterschaltungen auf einem isolierenden substrat und danach erzeugte integrierte schaltung
JPS5558543A (en) * 1978-10-24 1980-05-01 Nec Corp Semiconductor device
JPS5688354A (en) * 1979-12-20 1981-07-17 Toshiba Corp Semiconductor integrated circuit device
JPS58218169A (ja) * 1982-06-14 1983-12-19 Seiko Epson Corp 半導体集積回路装置
US4468857A (en) * 1983-06-27 1984-09-04 Teletype Corporation Method of manufacturing an integrated circuit device
JPH0750785B2 (ja) * 1983-10-27 1995-05-31 工業技術院長 電界効果トランジスタにおける短チャネル効果の抑制方法
JPS60178661A (ja) * 1984-02-24 1985-09-12 Nec Corp 半導体装置の製造方法
US4784970A (en) * 1987-11-18 1988-11-15 Grumman Aerospace Corporation Process for making a double wafer moated signal processor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55179053U (ja) * 1979-06-11 1980-12-23

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0299087A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190142370A (ko) 2017-04-21 2019-12-26 테루모 비씨티, 인크. 높은 처리량의 혈액 성분 수집을 위한 방법 및 시스템

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