JPS63219160A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- JPS63219160A JPS63219160A JP5233487A JP5233487A JPS63219160A JP S63219160 A JPS63219160 A JP S63219160A JP 5233487 A JP5233487 A JP 5233487A JP 5233487 A JP5233487 A JP 5233487A JP S63219160 A JPS63219160 A JP S63219160A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子及びその製造方法に関する。
近年のＬＳＩ用素子の微細化は電源電圧を除けばほぼ相
似定理（スフ−リング則〉に従って実行されている。今
、便宜上ＭＯ３ＬＳＩを考える。電源電圧の相似係数を
ｋとすれば素子当りの電流は１／ｋになるたけであり、
もし電源電圧をそのままとすれば素子当りの電流は逆に
に倍に増える。ところが、ソース領域、ドレイン領域へ
のオーム接触を拡散層の表面でのみ取るという従来技術
で実行するとに２に比例してコンタク１−抵抗は増加す
る。従って、コンタクト部分における電圧降下は、電源
電圧を相似定理に従ってさげた場合でもに倍、しない場
合はに３倍で増加することになる。幸いにしてＡｅ−８
ｉ系のコンタクト抵抗率は１０−６〜１０−７Ω／ ｃ
ｍ ２と充分低がったため、０．５μｍルール程度まで
はこのコンタクト抵抗の増加はほとんど問題にならなか
った。しがしながら６４メガ゛ビ′ットＤＲＡＭに相当
する０、２５μｍルールになるとこれは非常に大きな問
題になる。すなわち０．２５μｒｎルールでのＭＯＳ
ＦＥＴのオン抵抗は約１にΩ／μｍであるが、０．２
５μｍＸ０．２５ノ１ｍのサイズのコンタクト抵抗は抵
抗率を１０−７Ω／ｃｍ２としても］６０Ωとなり無視
できなくなって来る。微細化がさらに進むと状況はさら
に悪くなるのは前述した通りである。解決策の１つとし
て配線の金属材料を変更するなどして抵抗率を下げる工
夫も考えられているが、現在の所、］］０−７Ω／ｃｍ
２よりも格段に良くなる解決法は完成していない。
似定理（スフ−リング則〉に従って実行されている。今
、便宜上ＭＯ３ＬＳＩを考える。電源電圧の相似係数を
ｋとすれば素子当りの電流は１／ｋになるたけであり、
もし電源電圧をそのままとすれば素子当りの電流は逆に
に倍に増える。ところが、ソース領域、ドレイン領域へ
のオーム接触を拡散層の表面でのみ取るという従来技術
で実行するとに２に比例してコンタク１−抵抗は増加す
る。従って、コンタクト部分における電圧降下は、電源
電圧を相似定理に従ってさげた場合でもに倍、しない場
合はに３倍で増加することになる。幸いにしてＡｅ−８
ｉ系のコンタクト抵抗率は１０−６〜１０−７Ω／ ｃ
ｍ ２と充分低がったため、０．５μｍルール程度まで
はこのコンタクト抵抗の増加はほとんど問題にならなか
った。しがしながら６４メガ゛ビ′ットＤＲＡＭに相当
する０、２５μｍルールになるとこれは非常に大きな問
題になる。すなわち０．２５μｒｎルールでのＭＯＳ
ＦＥＴのオン抵抗は約１にΩ／μｍであるが、０．２
５μｍＸ０．２５ノ１ｍのサイズのコンタクト抵抗は抵
抗率を１０−７Ω／ｃｍ２としても］６０Ωとなり無視
できなくなって来る。微細化がさらに進むと状況はさら
に悪くなるのは前述した通りである。解決策の１つとし
て配線の金属材料を変更するなどして抵抗率を下げる工
夫も考えられているが、現在の所、］］０−７Ω／ｃｍ
２よりも格段に良くなる解決法は完成していない。
以上の様に従来技術では０，２５μｍ以下のルールでは
コンタクトに併なう寄生抵抗が支配的になり、せっかく
微細化により能動素子の真性性能を上げても全体として
かえって特性が悪くなるという問題点がある。
コンタクトに併なう寄生抵抗が支配的になり、せっかく
微細化により能動素子の真性性能を上げても全体として
かえって特性が悪くなるという問題点がある。
本発明の目的は、コンタクト比抵抗は従来と同し値であ
りかつコンタクト部のみかけの占有面積は比例縮小され
てもコンタクト抵抗か小さい半導体素子とその製造方法
を提供することにある。
りかつコンタクト部のみかけの占有面積は比例縮小され
てもコンタクト抵抗か小さい半導体素子とその製造方法
を提供することにある。
本発明半導体素子は、第１導電型半導体基板の内部又は
表面に形成された第］又は第２導電型不純物層とオーム
接続する金属電極か、前記不純物層の前記半導体基板の
主表面と平行な面に対して非平行な方向に延ひて設けら
れているというものである。
表面に形成された第］又は第２導電型不純物層とオーム
接続する金属電極か、前記不純物層の前記半導体基板の
主表面と平行な面に対して非平行な方向に延ひて設けら
れているというものである。
又、本発明半導体素子の製造方法は、第１導電型半導体
基板の主表面に少なくとも選択的に第１又は第２導電型
の不純物層の第１部分領域を形成する工程と、酸化シリ
コン膜及び窒化シリコン膜を順次堆積する工程と、前記
酸化シリコンｊ摸、窒化シリコン膜及び不純物層を貫通
する溝又は穴を形成する工程と、前記半導体基板の前記
溝又は穴の底面及び側面に前記不純物層と同じ導電型の
不純物を拡散して不純物層の第２部分領域を形成する工
程と、金属膜を被着して前記溝又は穴の底面及び側面で
前記不純物層とオーム接触する金属電極を形成する工程
とを含んて構成されている。
基板の主表面に少なくとも選択的に第１又は第２導電型
の不純物層の第１部分領域を形成する工程と、酸化シリ
コン膜及び窒化シリコン膜を順次堆積する工程と、前記
酸化シリコンｊ摸、窒化シリコン膜及び不純物層を貫通
する溝又は穴を形成する工程と、前記半導体基板の前記
溝又は穴の底面及び側面に前記不純物層と同じ導電型の
不純物を拡散して不純物層の第２部分領域を形成する工
程と、金属膜を被着して前記溝又は穴の底面及び側面で
前記不純物層とオーム接触する金属電極を形成する工程
とを含んて構成されている。
本発明半導体素子は、金属電極が不純物層の半導体基板
の主表面と平行な面に対して非平行、典型的には直角方
向に延ひて設けられているので、半導体基板の主表面に
対して小面積であっても実効的な接触面積の大きなオー
ム電極を設けることができる。
の主表面と平行な面に対して非平行、典型的には直角方
向に延ひて設けられているので、半導体基板の主表面に
対して小面積であっても実効的な接触面積の大きなオー
ム電極を設けることができる。
又、本発明半導体素子の製造方法は、半導体基板に溝又
は穴を設けて不純物を拡散して不純物層を形成する工程
を有しているので、実効的な接触面積の大きなオーム電
極を容易に形成できる。
は穴を設けて不純物を拡散して不純物層を形成する工程
を有しているので、実効的な接触面積の大きなオーム電
極を容易に形成できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明半導体素子の実施例の主要部を示す半導
体チップの断面図である。
体チップの断面図である。
この実施例はｐ型半導体基板１の表面に形成されたｎ型
不純物層２とオーム接触する金属電極４が、ｎ型不純物
層２のｐ型半導体基板１の主表面と平行な面に対して直
角な方向に延びて設けられているというものである。
不純物層２とオーム接触する金属電極４が、ｎ型不純物
層２のｐ型半導体基板１の主表面と平行な面に対して直
角な方向に延びて設けられているというものである。
第２図（ａ）〜（ｄ）は、本発明半導体素子の製造方法
を説明するための工程順に配列した半導体チップの断面
図である。
を説明するための工程順に配列した半導体チップの断面
図である。
まず、第２図（ａ）に示すようにＳｉからなるｐ型半導
体基板１にヒ素のイオン注入により深さ０．２μ丁ｎの
ｎ型拡散層からなる不純物層の第１部分領域５を形成し
その後、眉間絶縁膜３としてＳｉＯ□膜を０．２μｍ、
ＣＶＤ法によりたい積しさらに窒化シリコン膜６を０．
０５μｍたい積する。
体基板１にヒ素のイオン注入により深さ０．２μ丁ｎの
ｎ型拡散層からなる不純物層の第１部分領域５を形成し
その後、眉間絶縁膜３としてＳｉＯ□膜を０．２μｍ、
ＣＶＤ法によりたい積しさらに窒化シリコン膜６を０．
０５μｍたい積する。
次に、第２図（ｂ）に示すように、スパッタエツヂンク
法により０．２５μｍ Ｘ ０．２５μｍの開口部を持
っな穴７をｐ型半導体基板６中に１μｍの深さくＳｉ中
）になるように設ける。
法により０．２５μｍ Ｘ ０．２５μｍの開口部を持
っな穴７をｐ型半導体基板６中に１μｍの深さくＳｉ中
）になるように設ける。
次に、第２図（ｃ）に示すように、ヒ素を含んたＳ Ｏ
Ｇ （スピン・オン・クラス（ｓｐｉｎ−ｏｎ−ｇｌａ
ｓｓ））液を塗布し１０００℃で１５分程度熱処理する
。ＳＯＧ膜８は先の穴の中に入り込み、熱処理工程によ
って穴の底面及び側面にｎ型の拡散層からなる第２の部
分領域９か形成され基板表面のｎ型拡散層と継かりｎ型
不純物層２となる。
Ｇ （スピン・オン・クラス（ｓｐｉｎ−ｏｎ−ｇｌａ
ｓｓ））液を塗布し１０００℃で１５分程度熱処理する
。ＳＯＧ膜８は先の穴の中に入り込み、熱処理工程によ
って穴の底面及び側面にｎ型の拡散層からなる第２の部
分領域９か形成され基板表面のｎ型拡散層と継かりｎ型
不純物層２となる。
次に、第２図（ｄ）に示すように、穴の中の５ＯＧ８を
ウェットエツチングにより除去しさらに窒化シリコン［
６を除去した後、ＣＶＤ法でＡｆｆ金属膜を被着し、４
５０℃で３０分熱処理をする。ＣＶＤ法によりへｎ？金
属膜を被着するので＾！は穴の中に完全に埋まり金属電
極４か形成される。
ウェットエツチングにより除去しさらに窒化シリコン［
６を除去した後、ＣＶＤ法でＡｆｆ金属膜を被着し、４
５０℃で３０分熱処理をする。ＣＶＤ法によりへｎ？金
属膜を被着するので＾！は穴の中に完全に埋まり金属電
極４か形成される。
以上説明した実施例では金属電極４とｎ型不純物層２の
実効接触面積は、０．２５Ｘ ０．２５＋ Ｉ Ｘ ４
−１．０６２５ （μｍ２）であり従来の接触面積（０
，２５Ｘ０．２５＝ ０．０６２５ （μｍ２））に比
べ１７倍も大きい。従って１０−７Ω／ｃｍ２のコンタ
クト比抵抗であってもコンタクト抵抗は約１０Ωとなり
、０．２５μｍ設計ルールにおいてもトランジスタのオ
ン抵抗に比へて無視することか可能となる。
実効接触面積は、０．２５Ｘ ０．２５＋ Ｉ Ｘ ４
−１．０６２５ （μｍ２）であり従来の接触面積（０
，２５Ｘ０．２５＝ ０．０６２５ （μｍ２））に比
べ１７倍も大きい。従って１０−７Ω／ｃｍ２のコンタ
クト比抵抗であってもコンタクト抵抗は約１０Ωとなり
、０．２５μｍ設計ルールにおいてもトランジスタのオ
ン抵抗に比へて無視することか可能となる。
以上説明した様に本発明の半導体素子はコンタクトに必
要な面積は実用上はぼコンタクト開口部の面積、すなわ
ち適用しようとする技術での許容最小寸法の２乗に等し
く、従来方法で形成した場合と変らない。しかしながら
、金属電極との接触は例えば穴の底面たけでなく側面も
可能となるので、実効的な接触面積は大幅に広がるので
、素子を微細化してもコンタクト抵抗による性能劣化の
恐れかなくなるという効果がある。
要な面積は実用上はぼコンタクト開口部の面積、すなわ
ち適用しようとする技術での許容最小寸法の２乗に等し
く、従来方法で形成した場合と変らない。しかしながら
、金属電極との接触は例えば穴の底面たけでなく側面も
可能となるので、実効的な接触面積は大幅に広がるので
、素子を微細化してもコンタクト抵抗による性能劣化の
恐れかなくなるという効果がある。
又、本発明による半導体素子の製造方法によれば、コン
タクト用の穴の側壁への不純物拡散を行うことにより、
金属電極と不純物層の実効接触面積の大きな半導体素子
を容易に形成てきる効果がある。特にＳＯＧ膜を用いて
拡散を行うことにより、比較的接合深さを浅くすること
が可能であり、かつ必要にして充分低い抵抗の不純物層
を実現することができる。
タクト用の穴の側壁への不純物拡散を行うことにより、
金属電極と不純物層の実効接触面積の大きな半導体素子
を容易に形成てきる効果がある。特にＳＯＧ膜を用いて
拡散を行うことにより、比較的接合深さを浅くすること
が可能であり、かつ必要にして充分低い抵抗の不純物層
を実現することができる。
第１図は本発明半導体素子の一実施例の主要部を示す半
導体チップの断面図、第２図（ａ）〜（ｄ）は本発明半
導体素子の製造方法の一実施例を説明するための工程順
に配列した半導体チップの断面図である。 １・・・ｐ型半導体基板、２・・・ｎ型不純物層、３・
・・層間絶縁膜、４・・・金属電極、５・・・第１部分
領域、６・・・窒化シリコン膜、７・・・穴、８・・・
ＳＯＧ膜、９・・・第２部分領域。 一つ− 第 １ 図 ＄ ２ ＴＭ
導体チップの断面図、第２図（ａ）〜（ｄ）は本発明半
導体素子の製造方法の一実施例を説明するための工程順
に配列した半導体チップの断面図である。 １・・・ｐ型半導体基板、２・・・ｎ型不純物層、３・
・・層間絶縁膜、４・・・金属電極、５・・・第１部分
領域、６・・・窒化シリコン膜、７・・・穴、８・・・
ＳＯＧ膜、９・・・第２部分領域。 一つ− 第 １ 図 ＄ ２ ＴＭ
Claims (2)
- （１）第１導電型半導体基板の内部又は表面に形成され
た第１又は第２導電型不純物層とオーム接続する金属電
極が、前記不純物層の前記半導体基板の主表面と平行な
面に対して非平行な方向に延びて設けられていることを
特徴とする半導体素子。 - （２）第１導電型半導体基板の主表面に少なくとも選択
的に第１又は第２導電型の不純物層の第１部分領域を形
成する工程と、酸化シリコン膜及び窒化シリコン膜を順
次堆積する工程と、前記酸化シリコン膜、窒化シリコン
膜及び不純物層を貫通する溝又は穴を形成する工程と、
前記半導体基板の前記溝又は穴の底面及び側面に前記不
純物層と同じ導電型の不純物を拡散して不純物層の第２
部分領域を形成する工程と、金属膜を被着して前記溝又
は穴の底面及び側面で前記不純物層とオーム接触する金
属電極を形成する工程とを含むことを特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233487A JPS63219160A (ja) | 1987-03-06 | 1987-03-06 | 半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233487A JPS63219160A (ja) | 1987-03-06 | 1987-03-06 | 半導体素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63219160A true JPS63219160A (ja) | 1988-09-12 |
Family
ID=12911898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233487A Pending JPS63219160A (ja) | 1987-03-06 | 1987-03-06 | 半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63219160A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429837U (ja) * | 1987-08-13 | 1989-02-22 | ||
| JPH02220462A (ja) * | 1989-02-21 | 1990-09-03 | Takehide Shirato | 半導体装置 |
| KR100726758B1 (ko) * | 2000-08-19 | 2007-06-11 | 삼성테크윈 주식회사 | 부품실장기용 노즐어셈블리 및 노즐교환장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994457A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置 |
| JPS60187060A (ja) * | 1984-03-06 | 1985-09-24 | Seiko Epson Corp | 半導体装置 |
-
1987
- 1987-03-06 JP JP5233487A patent/JPS63219160A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994457A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置 |
| JPS60187060A (ja) * | 1984-03-06 | 1985-09-24 | Seiko Epson Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429837U (ja) * | 1987-08-13 | 1989-02-22 | ||
| JPH02220462A (ja) * | 1989-02-21 | 1990-09-03 | Takehide Shirato | 半導体装置 |
| KR100726758B1 (ko) * | 2000-08-19 | 2007-06-11 | 삼성테크윈 주식회사 | 부품실장기용 노즐어셈블리 및 노즐교환장치 |
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