JP2622770B2 - 半導体装置 - Google Patents
半導体装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［概要］ 上層配線体と２つ以上の導電領域とのオーミックな同
電位接続を、上層配線体下に各導電領域を上下に重ねて
形成し、上層配線体と中間層導電領域との間の絶縁膜に
形成する電極コンタクト窓を、中間層導電領域の一部を
貫通し、下層導電領域の一部を露出するまで垂直方向に
延長させた電極コンタクト窓開孔とし、この開孔が選択
化学気相成長導電膜により平坦に埋め込まれた構造に形
成されているため、上層配線体とそれぞれの導電領域と
の接続領域を別々に形成することなく、上下に重ねた領
域として及び単一の電極コンタクト窓により形成できる
ことによる高集積化及び高性能化を、平坦に埋め込んだ
電極コンタクト窓上にステップカバレッジの良い配線体
を形成できることにより、配線体の寿命を改善できるこ
とによる高信頼性を可能とした半導体装置。
電位接続を、上層配線体下に各導電領域を上下に重ねて
形成し、上層配線体と中間層導電領域との間の絶縁膜に
形成する電極コンタクト窓を、中間層導電領域の一部を
貫通し、下層導電領域の一部を露出するまで垂直方向に
延長させた電極コンタクト窓開孔とし、この開孔が選択
化学気相成長導電膜により平坦に埋め込まれた構造に形
成されているため、上層配線体とそれぞれの導電領域と
の接続領域を別々に形成することなく、上下に重ねた領
域として及び単一の電極コンタクト窓により形成できる
ことによる高集積化及び高性能化を、平坦に埋め込んだ
電極コンタクト窓上にステップカバレッジの良い配線体
を形成できることにより、配線体の寿命を改善できるこ
とによる高信頼性を可能とした半導体装置。
［産業上の利用分野］ 本発明はMIS及びバイポーラ型半導体装置に係り、特
に、上層配線体と２つ以上の導電領域とのオーミックな
同電位接続を容易にし、高集積且つ高信頼性を持たせた
半導体集積回路の形成を可能とした半導体装置に関す
る。
に、上層配線体と２つ以上の導電領域とのオーミックな
同電位接続を容易にし、高集積且つ高信頼性を持たせた
半導体集積回路の形成を可能とした半導体装置に関す
る。
従来、上層配線体と２つ以上の導電領域とのオーミッ
クな同電位接続に関しては、平面的にそれぞれ別々の導
電領域を形成し、それぞれの導電領域に別々の電極コン
タクト窓を形成することにより、配線体との接続を形成
していたため、平面上のレイアウト面積が大きくなり、
高集積化への妨げになるという問題が顕著になってきて
いる。そこで、平面上のレイアウト面積が縮小でき、ス
テップカバレッジの良い配線体の形成を可能とする接続
が実現できる手段が要望されている。
クな同電位接続に関しては、平面的にそれぞれ別々の導
電領域を形成し、それぞれの導電領域に別々の電極コン
タクト窓を形成することにより、配線体との接続を形成
していたため、平面上のレイアウト面積が大きくなり、
高集積化への妨げになるという問題が顕著になってきて
いる。そこで、平面上のレイアウト面積が縮小でき、ス
テップカバレッジの良い配線体の形成を可能とする接続
が実現できる手段が要望されている。
［従来の技術］ 第５図は従来の半導体装置の模式側断面図で、51はｐ
−型シリコン（Si）基板、52はｎ＋型不純物領域、53は
ｐ型チャネルストッパー領域、54はｐ＋型基板コンタク
ト領域、55はフィールド酸化膜、56は不純物ブロック用
酸化膜、57は燐珪酸ガラス（PSG）膜、58は電極コンタ
クト窓、59はAI配線を示している。
−型シリコン（Si）基板、52はｎ＋型不純物領域、53は
ｐ型チャネルストッパー領域、54はｐ＋型基板コンタク
ト領域、55はフィールド酸化膜、56は不純物ブロック用
酸化膜、57は燐珪酸ガラス（PSG）膜、58は電極コンタ
クト窓、59はAI配線を示している。
同図においては、ｐ−型シリコン（Si）基板51にフィ
ールド酸化膜55で分離されたｎ＋型不純物領域52とｐ＋
型基板コンタクト領域54とが形成されており、それぞれ
に燐珪酸ガラス（PSG）膜57及び不純物ブロック用酸化
膜56を開孔した電極コンタクト窓58が形成され、この電
極コンタクト窓58を介してAI配線59にオーミックに同電
位接続されている。同電位に接続する二領域を平面上別
々に形成し、且つそれぞれに電極コンタクト窓を形成し
て、それぞれ配線体との接続を形成しているため、高集
積化が達成できないという問題があった。
ールド酸化膜55で分離されたｎ＋型不純物領域52とｐ＋
型基板コンタクト領域54とが形成されており、それぞれ
に燐珪酸ガラス（PSG）膜57及び不純物ブロック用酸化
膜56を開孔した電極コンタクト窓58が形成され、この電
極コンタクト窓58を介してAI配線59にオーミックに同電
位接続されている。同電位に接続する二領域を平面上別
々に形成し、且つそれぞれに電極コンタクト窓を形成し
て、それぞれ配線体との接続を形成しているため、高集
積化が達成できないという問題があった。
［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示され
るように、配線体と２つ以上の導電領域とのオーミック
な同電位接続においては、平面的にそれぞれ別々の導電
領域を形成し、且つそれぞれに電極コンタクト窓を形成
して、それぞれ配線体との接続を形成しているため、高
集積化が達成できなかったことである。
るように、配線体と２つ以上の導電領域とのオーミック
な同電位接続においては、平面的にそれぞれ別々の導電
領域を形成し、且つそれぞれに電極コンタクト窓を形成
して、それぞれ配線体との接続を形成しているため、高
集積化が達成できなかったことである。
［問題点を解決するための手段］ 上記問題点は、上下に重なる層間非接続の三層以上の
導電領域を有する半導体装置であって、上層導電領域の
下面の一部より絶縁膜、中間層導電領域の側面及び下層
導電領域の少なくとも上面の一部に設けられた単一の開
孔と、前記開孔に平坦に埋め込まれた導電膜とを備え、
且つ前記導電膜により、前記上層導電領域の下面、中間
層導電領域の側面及び下層導電領域の少なくとも上面が
オーミックに、同電位接続されている本発明の半導体装
置によって解決される。
導電領域を有する半導体装置であって、上層導電領域の
下面の一部より絶縁膜、中間層導電領域の側面及び下層
導電領域の少なくとも上面の一部に設けられた単一の開
孔と、前記開孔に平坦に埋め込まれた導電膜とを備え、
且つ前記導電膜により、前記上層導電領域の下面、中間
層導電領域の側面及び下層導電領域の少なくとも上面が
オーミックに、同電位接続されている本発明の半導体装
置によって解決される。
［作用］ 即ち本発明の半導体装置においては、上層配線体と２
つ以上の導電領域とのオーミックな同電位接続を、上層
配線体下に各導電領域を上下に重ねて形成し、上層配線
体と中間層導電領域との間の絶縁膜に形成する電極コン
タクト窓を、中間層導電領域の一部を貫通し、下層導電
領域の一部を露出するまで垂直方向に延長させた電極コ
ンタクト窓開孔とし、この開孔が選択化学気相成長導電
膜により平坦に埋め込まれた構造に形成されている。し
たがって、上層配線体に接続を取るそれぞれの導電領域
を平面上別々に形成せずに、上層配線体下に立体的に上
下に重ねた領域として形成できること及び立体的に上下
に重ねて形成した複数の導電領域に設けた単一の電極コ
ンタクト窓により上層配線体とのオーミックな同電位接
続を形成できることによる高集積化及び高性能化を、選
択化学気相成長導電膜を平坦に埋め込んだ電極コンタク
ト窓上にステップカバレッジの良い配線を形成できるこ
とにより、配線体のマイグレーションによる寿命の劣化
を改善できることによる高信頼性を可能にすることがで
きる。即ち、極めて高集積、高性能且つ高信頼な半導体
集積回路の形成を可能とした半導体装置を得ることがで
きる。
つ以上の導電領域とのオーミックな同電位接続を、上層
配線体下に各導電領域を上下に重ねて形成し、上層配線
体と中間層導電領域との間の絶縁膜に形成する電極コン
タクト窓を、中間層導電領域の一部を貫通し、下層導電
領域の一部を露出するまで垂直方向に延長させた電極コ
ンタクト窓開孔とし、この開孔が選択化学気相成長導電
膜により平坦に埋め込まれた構造に形成されている。し
たがって、上層配線体に接続を取るそれぞれの導電領域
を平面上別々に形成せずに、上層配線体下に立体的に上
下に重ねた領域として形成できること及び立体的に上下
に重ねて形成した複数の導電領域に設けた単一の電極コ
ンタクト窓により上層配線体とのオーミックな同電位接
続を形成できることによる高集積化及び高性能化を、選
択化学気相成長導電膜を平坦に埋め込んだ電極コンタク
ト窓上にステップカバレッジの良い配線を形成できるこ
とにより、配線体のマイグレーションによる寿命の劣化
を改善できることによる高信頼性を可能にすることがで
きる。即ち、極めて高集積、高性能且つ高信頼な半導体
集積回路の形成を可能とした半導体装置を得ることがで
きる。
［実施例］ 以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の半導体装置における第１の実施例の
模式側断面図、第２図は本発明の半導体装置における第
２の実施例の模式側断面図、第３図は本発明の半導体装
置における第３の実施例の模式側断面図、第４図（ａ）
〜（ｅ）は本発明の半導体装置における製造方法の一実
施例の工程断面図である。
模式側断面図、第２図は本発明の半導体装置における第
２の実施例の模式側断面図、第３図は本発明の半導体装
置における第３の実施例の模式側断面図、第４図（ａ）
〜（ｅ）は本発明の半導体装置における製造方法の一実
施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン（Si）基板を用いた際の本発明
の第１の実施例で、１は1015cm-3程度のｐ−型シリコン
基板、２は1020cm-3程度のｎ＋型不純物領域、３は1017
cm-3程度のｐ型チャネルストッパー領域、４は600nm程
度のフィールド酸化膜、５は35nm程度の不純物ブロック
用酸化膜、６は600nm程度の燐珪酸ガラス（PSG）膜、７
は径１μｍ程度の電極コンタクト窓、８は埋め込み導電
膜（選択化学気相成長タングステンシリサイド膜）、９
は１μｍ程度のAI配線を示している。
の第１の実施例で、１は1015cm-3程度のｐ−型シリコン
基板、２は1020cm-3程度のｎ＋型不純物領域、３は1017
cm-3程度のｐ型チャネルストッパー領域、４は600nm程
度のフィールド酸化膜、５は35nm程度の不純物ブロック
用酸化膜、６は600nm程度の燐珪酸ガラス（PSG）膜、７
は径１μｍ程度の電極コンタクト窓、８は埋め込み導電
膜（選択化学気相成長タングステンシリサイド膜）、９
は１μｍ程度のAI配線を示している。
同図においては、特に基板コンタクト領域を形成せず
に、基板と反対導電型の不純物領域の下で配線体とのオ
ーミックな同電位接続を形成した場合で、ｐ−型シリコ
ン基板１にフィールド酸化膜４により絶縁分離されたｎ
＋型不純物領域２が形成され、ｎ＋型不純物領域２上に
は不純物ブロック用酸化膜５及び燐珪酸ガラス（PSG）
膜６が形成されており、燐珪酸ガラス（PSG）膜６及び
不純物ブロック用酸化膜５に設けられた電極コンタクト
窓７がｎ＋型不純物領域２の一部を貫通し、ｐ−型シリ
コン基板１の一部を露出している。この電極コンタクト
窓７の開孔には選択化学気相成長タングステンシリサイ
ド膜８が平坦に埋め込まれており、選択化学気相成長タ
ングステンシリサイド膜８上に形成されたAI配線９の下
面とｎ＋型不純物領域２の側面及びｐ−型シリコン基板
１の少なくとも上面が選択化学気相成長タングステンシ
リサイド膜８を介してオーミックに同電位接続されてい
る構造に形成されている。したがって、AI配線体に接続
を取るそれぞれの導電領域を平面上別々に形成せずに、
AI配線体下に立体的に上下に重ねた領域として形成でき
ること及び立体的に上下に重ねて形成したそれぞれの導
電領域に設けた単一の電極コンタクト窓によりAI配線体
とのオーミックな同電位接続を形成できることによる高
集積化及び高性能化を、選択化学気相成長導電膜を平坦
に埋め込んだ電極コンタクト窓上にステップカバレッジ
の良いAI配線体を形成できることにより、AI配線体のマ
イグレーションによる寿命の劣化を改善できることによ
る高信頼性を可能にすることができる。
に、基板と反対導電型の不純物領域の下で配線体とのオ
ーミックな同電位接続を形成した場合で、ｐ−型シリコ
ン基板１にフィールド酸化膜４により絶縁分離されたｎ
＋型不純物領域２が形成され、ｎ＋型不純物領域２上に
は不純物ブロック用酸化膜５及び燐珪酸ガラス（PSG）
膜６が形成されており、燐珪酸ガラス（PSG）膜６及び
不純物ブロック用酸化膜５に設けられた電極コンタクト
窓７がｎ＋型不純物領域２の一部を貫通し、ｐ−型シリ
コン基板１の一部を露出している。この電極コンタクト
窓７の開孔には選択化学気相成長タングステンシリサイ
ド膜８が平坦に埋め込まれており、選択化学気相成長タ
ングステンシリサイド膜８上に形成されたAI配線９の下
面とｎ＋型不純物領域２の側面及びｐ−型シリコン基板
１の少なくとも上面が選択化学気相成長タングステンシ
リサイド膜８を介してオーミックに同電位接続されてい
る構造に形成されている。したがって、AI配線体に接続
を取るそれぞれの導電領域を平面上別々に形成せずに、
AI配線体下に立体的に上下に重ねた領域として形成でき
ること及び立体的に上下に重ねて形成したそれぞれの導
電領域に設けた単一の電極コンタクト窓によりAI配線体
とのオーミックな同電位接続を形成できることによる高
集積化及び高性能化を、選択化学気相成長導電膜を平坦
に埋め込んだ電極コンタクト窓上にステップカバレッジ
の良いAI配線体を形成できることにより、AI配線体のマ
イグレーションによる寿命の劣化を改善できることによ
る高信頼性を可能にすることができる。
なお本実施例を応用すれば、電極コンタクト窓及び配
線のピッチで基本セルのサイズが決定されてしまうゲー
トアレイの高集積化に対して有効な基体コンタクト領域
を削除した微細な基本セルの形成を可能にすることがで
き、ゲートアレイの大規模化に対して、極めて大きな効
果をもたらすものである。
線のピッチで基本セルのサイズが決定されてしまうゲー
トアレイの高集積化に対して有効な基体コンタクト領域
を削除した微細な基本セルの形成を可能にすることがで
き、ゲートアレイの大規模化に対して、極めて大きな効
果をもたらすものである。
又、上記実施例においては、電極コンタクト窓７の開
孔部の低濃度のｐ−型シリコン基板１上に直接選択化学
気相成長導電膜８を成長させているが、電極コンタクト
窓７の開孔部のｐ−型シリコン基板１に高濃度のｐ＋型
不純物領域を設けたｐ−型シリコン基板１上に選択化学
気相成長導電膜８を成長させても良い。
孔部の低濃度のｐ−型シリコン基板１上に直接選択化学
気相成長導電膜８を成長させているが、電極コンタクト
窓７の開孔部のｐ−型シリコン基板１に高濃度のｐ＋型
不純物領域を設けたｐ−型シリコン基板１上に選択化学
気相成長導電膜８を成長させても良い。
第２図は本発明の半導体装置における第２の実施例の
模式側断面図で、１〜９は第１図と同じ物を、10は化学
気相成長酸化膜、11はモリブデンシリサイド配線を示し
ている。
模式側断面図で、１〜９は第１図と同じ物を、10は化学
気相成長酸化膜、11はモリブデンシリサイド配線を示し
ている。
同図においては、ｎ＋型不純物領域２（ｎ＋型不純物
によるビット線等）の抵抗を下げるために裏打ち配線し
たモリブデンシリサイド配線11の局所でAI配線９との接
続を取っている場合を示している。本実施例において
も、第１の実施例の効果同様単一の電極コンタクト窓に
より、三層以上の導電領域の微細でオーミックな同電位
接続が可能で、特に抵抗を考慮した配線レイアウトの形
成に極めて有効である。
によるビット線等）の抵抗を下げるために裏打ち配線し
たモリブデンシリサイド配線11の局所でAI配線９との接
続を取っている場合を示している。本実施例において
も、第１の実施例の効果同様単一の電極コンタクト窓に
より、三層以上の導電領域の微細でオーミックな同電位
接続が可能で、特に抵抗を考慮した配線レイアウトの形
成に極めて有効である。
第３図は本発明の半導体装置における第３の実施例の
模式側断面図で、１、４〜９は第１図と同じ物を、2aは
ｎ＋型ソース領域、2bはｎ＋型ドレイン領域、12はバッ
クゲート電極、13はバックゲート酸化膜、14はｐ−型再
結晶シリコン基板、15はゲート酸化膜、16はゲート電極
を示している。
模式側断面図で、１、４〜９は第１図と同じ物を、2aは
ｎ＋型ソース領域、2bはｎ＋型ドレイン領域、12はバッ
クゲート電極、13はバックゲート酸化膜、14はｐ−型再
結晶シリコン基板、15はゲート酸化膜、16はゲート電極
を示している。
同図においては、３次元半導体集積回路におけるSOI
（Silicon On Insulator）型のMIS電界効果トランジス
タのバックゲート電極12と、ｐ−型再結晶シリコン基板
14と、ｎ＋型ソース領域2aとをAI配線９に同電位に接続
した場合で、配線体下に３つの導電領域を上下に重ねて
形成し、単一の電極コンタクト窓に選択化学気相成長導
電膜を平坦に埋め込むことにより、配線体とのオーミッ
クな同電位接続を実現しており、第１の効果にくわえ、
いわゆるバンクチャネルリークを防止した高性能なSOI
型のMIS電界効果トランジスタを得ることができる。
（Silicon On Insulator）型のMIS電界効果トランジス
タのバックゲート電極12と、ｐ−型再結晶シリコン基板
14と、ｎ＋型ソース領域2aとをAI配線９に同電位に接続
した場合で、配線体下に３つの導電領域を上下に重ねて
形成し、単一の電極コンタクト窓に選択化学気相成長導
電膜を平坦に埋め込むことにより、配線体とのオーミッ
クな同電位接続を実現しており、第１の効果にくわえ、
いわゆるバンクチャネルリークを防止した高性能なSOI
型のMIS電界効果トランジスタを得ることができる。
次いで本発明に係る半導体装置の製造方法の一実施例
について第４図（ａ）〜（ｅ）及び第１図を参照して説
明する。ただし、ここでは本発明の半導体装置の形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子（トランジスタ、抵抗、容量等）
の形成に関する製造方法の記述は省略する。
について第４図（ａ）〜（ｅ）及び第１図を参照して説
明する。ただし、ここでは本発明の半導体装置の形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子（トランジスタ、抵抗、容量等）
の形成に関する製造方法の記述は省略する。
第４図（ａ） 通常のLOCOSによる素子分離技術を適用することによ
り、ｐ−型シリコン基板１に600nm程度のフィールド酸
化膜４及びｐ型チャネルストッパー領域３を形成する。
り、ｐ−型シリコン基板１に600nm程度のフィールド酸
化膜４及びｐ型チャネルストッパー領域３を形成する。
第４図（ｂ） 次いでゲート酸化膜（図示せず）及び不純物を含んだ
多結晶シリコン膜（図示せず）を成長させる。次いで通
常のフォトリソグラフィー技術を利用し、レジスト（図
示せず）をマスク層として多結晶シリコン膜をエッチン
グし、ゲート電極（図示せず）を形成する。次いで通常
のフォトリソグラフィー技術を利用し、レジスト（図示
せず）、ゲート電極（図示せず）及びフィールド酸化膜
４をマスク層として、砒素をイオン注入してｎ＋型不純
物領域２を画定する。次いでレジストを除去する。同様
にして、砒素をイオン注入してｐ＋型不純物領域（図示
せず）を画定する。
多結晶シリコン膜（図示せず）を成長させる。次いで通
常のフォトリソグラフィー技術を利用し、レジスト（図
示せず）をマスク層として多結晶シリコン膜をエッチン
グし、ゲート電極（図示せず）を形成する。次いで通常
のフォトリソグラフィー技術を利用し、レジスト（図示
せず）、ゲート電極（図示せず）及びフィールド酸化膜
４をマスク層として、砒素をイオン注入してｎ＋型不純
物領域２を画定する。次いでレジストを除去する。同様
にして、砒素をイオン注入してｐ＋型不純物領域（図示
せず）を画定する。
第４図（ｃ） 次いで不要なゲート酸化膜（図示せず）をエッチング
除去する。次いで35nm程度の不純物ブロック用酸化膜５
及び600nm程度の燐珪酸ガラス（PSG）膜６を形成する。
次いで高温熱処理をし、ｎ＋型不純物領域２の活性化及
び深さを制御する。
除去する。次いで35nm程度の不純物ブロック用酸化膜５
及び600nm程度の燐珪酸ガラス（PSG）膜６を形成する。
次いで高温熱処理をし、ｎ＋型不純物領域２の活性化及
び深さを制御する。
第４図（ｄ） 次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト（図示せず）をマスク層として、選択的に燐珪酸
ガラス（PSG）膜６、不純物ブロック用酸化膜５、ｎ＋
型不純物領域２を含むｐ−型シリコン基板の一部をエッ
チング除去し、深さ約1.5μｍ程度の電極コンタクト窓
７を形成する。次いでレジストを除去する。
ジスト（図示せず）をマスク層として、選択的に燐珪酸
ガラス（PSG）膜６、不純物ブロック用酸化膜５、ｎ＋
型不純物領域２を含むｐ−型シリコン基板の一部をエッ
チング除去し、深さ約1.5μｍ程度の電極コンタクト窓
７を形成する。次いでレジストを除去する。
第４図（ｅ） 次いで電極コンタクト窓７に選択化学気相成長タング
ステンシリサイド膜８を平坦に埋め込む。
ステンシリサイド膜８を平坦に埋め込む。
第１図 次いでスパッタにより、１μｍ程度のAI膜を成長す
る。次いで通常のフォトリソグラフィー技術を利用し、
レジスト（図示せず）をマスク層として、選択的にAI膜
をエッチングし、AI配線９を形成し半導体装置を完成す
る。
る。次いで通常のフォトリソグラフィー技術を利用し、
レジスト（図示せず）をマスク層として、選択的にAI膜
をエッチングし、AI配線９を形成し半導体装置を完成す
る。
以上実施例に示したように、本発明の半導体装置によ
れば、上層配線体に接続を取るそれぞれの導電領域を平
面上別々に形成せずに、上層配線体下に立体的に上下に
重ねた領域として形成できること及び立体的に上下に重
ねて形成した複数の導電領域に設けた単一の電極コンタ
クト窓により上層配線体とのオーミックな同電位接続を
形成できることによる高集積化及び高性能化を、選択化
学気相成長導電膜を平坦に埋め込んだ電極コンタクト窓
上にステップカバレッジの良い配線体を形成できること
により、配線体のマイグレーションによる寿命の劣化を
改善できることによる高信頼性を可能にすることができ
る。
れば、上層配線体に接続を取るそれぞれの導電領域を平
面上別々に形成せずに、上層配線体下に立体的に上下に
重ねた領域として形成できること及び立体的に上下に重
ねて形成した複数の導電領域に設けた単一の電極コンタ
クト窓により上層配線体とのオーミックな同電位接続を
形成できることによる高集積化及び高性能化を、選択化
学気相成長導電膜を平坦に埋め込んだ電極コンタクト窓
上にステップカバレッジの良い配線体を形成できること
により、配線体のマイグレーションによる寿命の劣化を
改善できることによる高信頼性を可能にすることができ
る。
［発明の効果］ 以上説明のように本発明によれば、MIS及びバイポー
ラ型半導体装置において、上層配線体とそれぞれの導電
領域との接続領域を別々に形成することなく、上下に重
ねた領域として形成できること及び単一の電極コンタク
ト窓により上層配線体とそれぞれの導電領域とのオーミ
ックな同電位接続を形成できることによる高集積化及び
高性能化を、平坦に埋め込んだ電極コンタクト窓上にス
テップカバレッジの良い配線体を形成できることにより
配線体の寿命を改善できることによる高信頼性を可能に
することができる。即ち、極めて高集積、高性能且つ高
信頼な半導体集積回路の形成を可能とした半導体装置を
得ることができる。
ラ型半導体装置において、上層配線体とそれぞれの導電
領域との接続領域を別々に形成することなく、上下に重
ねた領域として形成できること及び単一の電極コンタク
ト窓により上層配線体とそれぞれの導電領域とのオーミ
ックな同電位接続を形成できることによる高集積化及び
高性能化を、平坦に埋め込んだ電極コンタクト窓上にス
テップカバレッジの良い配線体を形成できることにより
配線体の寿命を改善できることによる高信頼性を可能に
することができる。即ち、極めて高集積、高性能且つ高
信頼な半導体集積回路の形成を可能とした半導体装置を
得ることができる。
【図面の簡単な説明】 第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型シリコン基板、２はｎ＋型不純物領域、2aは
ｎ＋型ソース領域、2bはｎ＋型ドレイン領域、３はｐ型
チャネルストッパー領域、４はフィールド酸化膜、５は
不純物ブロック用酸化膜、６は燐珪酸ガラス（PSG）
膜、７は電極コンタクト窓、８は埋め込み導電膜（選択
化学気相成長タングステンシリサイド膜）、９はAI配
線、10は化学気相成長酸化膜、11はモリブデンシリサイ
ド配線、12はバックゲート電極、13はバックゲート酸化
膜、14はｐ−型再結晶シリコン基板、15はゲート酸化
膜、16はゲート電極 を示す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型シリコン基板、２はｎ＋型不純物領域、2aは
ｎ＋型ソース領域、2bはｎ＋型ドレイン領域、３はｐ型
チャネルストッパー領域、４はフィールド酸化膜、５は
不純物ブロック用酸化膜、６は燐珪酸ガラス（PSG）
膜、７は電極コンタクト窓、８は埋め込み導電膜（選択
化学気相成長タングステンシリサイド膜）、９はAI配
線、10は化学気相成長酸化膜、11はモリブデンシリサイ
ド配線、12はバックゲート電極、13はバックゲート酸化
膜、14はｐ−型再結晶シリコン基板、15はゲート酸化
膜、16はゲート電極 を示す。
Claims (1)
- 【請求項１】上下に重なる層間非接続の三層以上の導電
領域を有する半導体装置であって、上層導電領域の下面
の一部より絶縁膜、中間層導電領域の側面及び下層導電
領域の少なくとも上面の一部に設けられた単一の開孔
と、前記開孔に平坦に埋め込まれた導電膜とを備え、且
つ前記導電膜により、前記上層導電領域の下面、中間層
導電領域の側面及び下層導電領域の少なくとも上面がオ
ーミックに、同電位接続されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126475A JP2622770B2 (ja) | 1990-05-16 | 1990-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126475A JP2622770B2 (ja) | 1990-05-16 | 1990-05-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425066A JPH0425066A (ja) | 1992-01-28 |
| JP2622770B2 true JP2622770B2 (ja) | 1997-06-18 |
Family
ID=14936140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126475A Expired - Fee Related JP2622770B2 (ja) | 1990-05-16 | 1990-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622770B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355960A (ja) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | 半導体装置 |
| JPH01135064A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-05-16 JP JP2126475A patent/JP2622770B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425066A (ja) | 1992-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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