JPH0661339A - 電気的特性を有する構造物が埋め立てられた半導体基板及びその製造方法 - Google Patents
電気的特性を有する構造物が埋め立てられた半導体基板及びその製造方法Info
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Abstract
6,56,70)を接合する前に、シードウェハ(2
1)の上面に伝導性或いは抵抗性膜を多層に蒸着し、電
気的特性を有する任意の構造物(31,43,51,6
6)、例えば、キャパシタ、抵抗、連結線等を、個別的
或いは複合的に形成した後、構造物が形成された面とハ
ンドルウェハを接着させて、SOI基板を製造する。こ
れによりシードウェハとハンドルウェハの間に、電気的
特性を有する任意の構造物が埋没されている新たな形態
のSOI基板が得られる。 【効果】活性領域(41)内部に任意の構造物(43)
を重なるようにすることができるだけでなく、SOI基
板上・下面に金属線を各々独立的に配線することができ
るため、既存の素子配置においての制限を緩和させるこ
とができるだけでなく、面積の効率性を増大し、集積回
路の高密度化を達成することができる。
Description
n On Insulator)基板製造に関するもの
で、従来の基板接合(Wafer Bonding)と
は異なり、キャパシタ、抵抗、連結線等の任意の構造物
を予め形成した状態で基板接合を遂行することにより、
ウェハの効率性を極大化し、素子構造の多様性を増加さ
せるようにされた多結晶シリコンを利用したSOI基板
製造方法及びその装置に関するものである。
せSOI基板を形成する従来のSDB(Silicon
Direct Bonding)技術は、日本のFu
jitsu Sci.Tech.Hiroshi Go
tou,et al.が、1988年開発したもので、
添付した図1により簡単に説明すれば次のようである。
程が完了された状態を示すものである。
持用ハンドルウェハ(3)の、それぞれの全表面に、約
5000Åの厚さに、酸化膜(2,4)を蒸着する。
ハ(3)とを接触させた状態で、約800℃の温度に
て、100〜500V電圧パルスを印加して接合した
後、接合状態をより強くするために、900〜1100
℃の温度で、窒素又は酸素内で、約30分間、熱処理し
て、シードウェハ(1)とハンドルウェハ(3)が結合
されるようにする。
(b)に図示されている。
3)が結合されたウェハ(5)は約100kg/cm2
以上の強い結合力を有するようになる。
過程を示すもので、機械的及び化学的研磨過程を通じ
て、酸化膜(6)上のシードウェハ(1)を研磨し、約
1μm程度厚さの酸化膜(6)によりシードウェハ
(1)とハンドルウェハ(3)が分離した状態の、OS
I基板(8)が形成される。
ナー(Solid State Device and
Materials)にて、日本のSONY社のMa
sibo et al.は、多結晶シリコンを利用した
P−SDB(Polycrystalline to
Silicon Direct Bonding)方法
を開示した。
ようである。
程を図示したもので、まず、所望のSOIの厚さ(約1
000Å)だけシードウェハ(17)にメサ(mes
a:10)を形成し、メサ(10)の上面に、酸化膜
(11)を1μm厚さ程度に蒸着した後、上記酸化膜
(11)の上面に、多結晶シリコン(12)を5.0μ
m程度の厚さで蒸着する。
ン(12)の蒸着表面の凹凸を、研磨過程を通じて、鏡
面(mirror surface)に処理し、多結晶
シリコン(12)の表面凹凸を除去する。
3)及びハンドルウェハ(16)に酸化膜(15)を被
せて、前述したことと同一なP−SDB過程を通じて、
多結晶シリコン鏡面(13)とハンドルウェハ(16)
を接合させた後、図2(c)に示されたようにシードウ
ェハ(17)が上方に向くように配列する。
コン薄膜化のための研磨過程を示したもので、シードウ
ェハ(17)を機械的、化学的研磨過程を通じて研磨し
て、メサパターン(10)に満たされた酸化膜(11)
に至って、研磨作業を中断した状態を図示したものであ
る。
ishing Stop)役割をすることになるので、
SOI(14)の厚さは、メサ(10)の深さに依って
調節されることが出来る。
P−SDB製造方法にて用いられた多結晶シリコン層
(12)は、シードウェハに形成されたメサパターンに
因り発生する表面の凹凸を除去して、接着界面を平坦化
(Planarization)することにより、シー
ドウェハとハンドルウェハの接着を容易にする。
−ドウェハとハンドルウェハとの接着について言及する
のみであって、このような構造をより積極的に活用し
て、新たな素子構造を提供することまでは、考えられて
いない。
ウェハの間に、電気的特性を有する任意の構造物が埋没
されている新たな形態のSOI基板を形成し、ウェハの
効率性を極大化し、素子構造の多様性を増加させること
ができる半導体基板およびその製造方法を提供すること
にある。
め、本発明の一態様によれば、シードウェハとハンドル
ウェハを接着させる前に、シードウェハの上面に伝導性
膜又は抵抗性膜(本願では多結晶シリコン膜をその一例
として説明する)を多層に蒸着し、電気的特性を有する
任意の構造物、例えば、キャパシタ(capacito
r)、抵抗、連結線(interconnector)
等を個別的又は複合的に形成した後、シードウェハの構
造物が形成された面とハンドルウェハを接着させSOI
基板を製造するものが提供される。
に、シードウェハの上面に伝導性或いは抵抗性膜を多層
に蒸着し、電気的特性を有する任意の構造物、例えば、
キャパシタ、抵抗、連結線等を、個別的或いは複合的に
形成した後、構造物が形成された面とハンドルウェハを
接着させて、SOI基板を製造する。これによりシード
ウェハとハンドルウェハの間に、電気的特性を有する任
意の構造物が埋没されている新たな形態のSOI基板が
得られる。
にすることができるだけでなく、SOI基板上・下面に
金属線を各々独立的に配線することができるため、既存
の素子配置においての制限を緩和させることができるだ
けでなく、面積の効率性を増大し、集積回路の高密度化
を達成することができる。
次の通りである。
を蒸着する工程が完了された状態を図示したものであ
る。
ある。
1隔離用絶縁膜(27)を所定の厚さに形成する。
面に第2隔離用絶縁膜(29)を形成した後、基板コン
タクトマスクとして基板コンタクト(28)をエッチン
グする。
上記基板コンタクト(28)の上面に第1多結晶シリコ
ン(30)を所定の厚さに蒸着し、ドーピングする。
膜(27)がシードウェハ(21)に浸透された深さと
なるため、上記第1隔離用絶縁膜(27)の厚さ調整に
留意しなければならない。
は、形成される構造物の電気的特性に従って決定され
る。
合には第1多結晶シリコン(30)の代りに耐火金属
(refractory metal)やポリサイド
(polycide)又はシリサイド(silicid
e)等で代替することも出来る。
程を完了した状態を図示したもので、段階別に説明すれ
ば次の通りである。
細パターンを形成して電気的構造物(31)を形成した
後、上記電気的構造物のための隔離用絶縁膜(32)を
蒸着する。表面の凹凸を除去するため、第2多結晶シリ
コン層について、研磨作業による平坦化作業を行い、表
面を鏡面に処理する。
多結晶シリコン(30)及び第2多結晶シリコン(3
3)は、必要に応じて、N型またはP型不純物としてド
ーピングされる。
層(30)は、応用分野に従って、他の材質に代替され
てもよい。
形成が完了されたシードウェハを裏返して、ハンドルウ
ェハ(36)に接着させた状態を図示したものでその工
程を説明すれば次の通りである。
5)を形成し、シードウェハ(21)の多結晶シリコン
鏡面(34b)と上記絶縁膜(35)とを接触させた
後、熱処理過程を通じて二つのウェハ(21,36)を
結合させる。
の第2多結晶シリコン層(33)とハンドルウェハ(3
6)を電気的に分離させる役割をする。
形成させる工程を省略することにより、ハンドルウェハ
と第2多結晶シリコン層(33)が電気的に連結される
ようにして、第2多結晶シリコン層(33)に印加され
るべき電気的ポテンシャル(potential)を、
ハンドルウェハから与えられることも出来る。
図3(c)の状態でシードウエハ(21)の上面から第
1隔離用絶縁膜(27)が出会う地点(38)まで、機
械的及び化学的研磨過程を通じて、シードウェハ(2
1)を除去することにより、上記第1多結晶シリコンを
蒸着する工程で説明したように、第1隔離用絶縁膜(2
7)がシードウェハ(21)に浸透された深さ位のシリ
コン薄膜厚さを有するSOI基板を製造することが出来
る。
OI基板に対する断面図を示したものである。
照番号39で表わした部分であったが、SDB過程及び
研磨過程を経由しながら、活性素子が形成されるシリコ
ン薄膜の2番目の表面(40)が形成される。
1)を予め形成したシードウェハ(21)とハンドルウ
ェハ(36)を結合させて、更に、シードウェハの裏面
を研磨して薄膜化することにより、多層の多結晶シリコ
ン層を利用したP−SDBにより、新たな構造のSOI
基板を具現する。
面積内により効率的に素子を配置することが出来る。
を概念的に構成したものを、図4に示した。
態を示したものである。
と、その構造物を活性領域(41)に連結する基板コン
タクト(42)が共に重なって配置される。
SOI基板、即ち、活性領域(41)と構造物(43)
が、基板コンタクト(42)を通じて垂直に連結されて
いることを見せている。
用絶縁膜(46)によって隔離される。
(43)は、必要な位置に基板コンタクト(42)を形
成することにより、その位置では、それら相互間では、
電気的に連結されるが、その他の位置では、第2隔離用
絶縁膜(47)により相互に電気的に隔離される。
膜(45)を利用して、電気的に隔離させる。
発明によるSOI構造は、埋没された層に電気的特性を
有する素子、例えば、キャパシタ、抵抗、連結線等を、
個別的又は複合的に形成できるようになり、シリコン薄
膜層(41)に形成される素子と垂直的に配置されるよ
うになるため、素子の高密度が可能になる。
ことにより、3次元的素子配置が可能になり、新たな形
態の3次元集積回路(3−Dimensional I
ntegrated Circuit)が実現される。
立てられた構造物がキャパシタである場合を示した断面
図である。
板コンタクト(50)を通じて活性領域(57a,57
b,57c)と垂直的に連結されて、更に、キャパシタ
の誘電膜(52)を介して、上記電荷蓄電電極(51)
直下に、キャパシタのプレート電極(53)として、多
結晶シリコン層が形成されている。
明すれば次の通りである。
57b,57c)の間の隔離のためにLOCOS方法に
より、第1隔離用絶縁膜(48a,48b,48c)を
形成し、活性領域(57a,57b,57c)をSOI
化するため、第2隔離用絶縁膜(49a,49b,49
c)を形成した後、必要な部分に、基板コンタクト(5
0)を形成する。
晶シリコン層(51)を蒸着形成した後、キャパシタ誘
電膜(52)を形成し、その上に、プレート電極用多結
晶シリコン層(53)を十分な厚さに蒸着する。
ン層を蒸着した後、その表面(54)を鏡面処理して、
表面に絶縁膜(55)が形成されているハンドルウェハ
(56)を接着させる。
を化学的、機械的に研磨しシードウェハの薄膜化工程を
行う。
膜(48a,48b,48c)が現われる地点にて中断
され、一定な厚さのシリコン薄膜が活性領域として残る
のである。
ードコンタクト(60)及びプレートコンタクト(5
9)を形成し、金属膜を利用してプレート電極(61
a)とノード電極(61b)を形成する。
のキャパシタ構造物が形成される。
電極用多結晶シリコンを、絶縁膜(55)が形成されて
いないハンドルウェハと接着させることにより、ハンド
ルウェハを通じて、バイアス(bias)を直接印加す
ることもできる。
1)は、基板コンタクト(50)を通じて、垂直に連結
されている活性領域に製造される半導体素子、即ち、M
OSFET又は双極型トランジスタとも直接連結が可能
である。
蓄電電極用多結晶シリコン(51)の厚さが数千Å程度
で、比較的薄い、埋め立て型スタックキャパシタ(st
ack capacitor)を構造物として示した
が、埋め立て型トレンチキャパシタ(trench c
apacitor)構造も、上記の製造工程と同一な方
法で製造することができる。
あり、埋め立てられた構造物が、半導体集積回路の必要
部分相互間を電気的に連結する導線(intercon
nection)又は抵抗(resistor)として
用いられた場合を示した断面図である。
間は、第1隔離用絶縁膜(63a,63b)で互いに分
離されており、活性領域(62a)と他の活性領域(6
2c)を電気的に連結させるため、不純物がドーピング
された第1多結晶シリコン(66)が埋め立てられた構
造物形態に形成されている。
nnector)又は抵抗として用いられる第1多結晶
シリコン(66)は、第2隔離用絶縁膜(64)に依
り、活性領域部分等と電気的に分離されて、且つ、連結
が必要な部分では、基板コンタクト(65a,65b)
を通じて活性領域と電気的に連結がなされている。
不純物を注入させた後、連結線又は抵抗として必要なパ
ターンを形成した後、第3隔離用絶縁膜(67)と第2
多結晶シリコン(68)とを形成する。
理した後、絶縁膜(69)が形成されているハンドルウ
ェハと接着させる。
り、第2多結晶シリコンに、ハンドルウェハを通じて、
バックバイアス(back bias)を印加すること
もできる。
ドウェハは、上記図3で説明されたように、化学的及び
機械的研磨過程を通じて、第1隔離用絶縁膜(63a,
63b)に達するまで薄膜化される。
中第1多結晶シリコン(66)と連結された活性領域
(62a)及び活性領域(62c)に、コンタクト(7
2a)及びコンタクト(72b)を、絶縁膜(71a,
71b,71c)を利用して形成した後、導体(73
a)及び導体(73b)等と各々連結させることによ
り、第1多結晶シリコン(66)が、埋め立てられた構
造物として、連結線又は抵抗の役割をするようになる。
は抵抗に利用される第1多結晶シリコン(66)は、基
板コンタクト(65a,65b)を通じて電気的に連結
されている活性領域(62a,62b)に製造される半
導体素子、即ち、MOSFET又は双極型トランジスタ
等とも直接連結が可能である。
代りに、ポリサイド(polycide)又はシリサイ
ド(silicide)薄膜を用いることにより、連結
線の抵抗を減少させることもできる。
例でわかるように、2枚のシリコンウェハを接着させて
SOI基板を製造する時、1枚のウェハ即ちシードウェ
ハに、多層の伝導性薄膜或いは絶縁膜を利用して、キャ
パシタ、連結線又は抵抗等電気的特性を有する構造物
を、単層又は多層に形成するか、或いは、個別的又は2
種以上の種類が複合的に構成された形態の構造物を形成
した後、他の1枚のウェハ即ちハンドルウェハと接着さ
せることにより、電気的特性を有する構造物が埋め立て
られた形態の、新たなSOI基板を製造することができ
る。
術を利用すれば、半導体チップ(chip)面積の効率
性を増加させることが出来ると共に、特に、埋め立てら
れた構造物がキャパシタである場合、DRAM(Dyn
amic Random Access Memor
y)の記憶細胞(Cell)等をより小さい面積で容易
に製作することができるようになる。
ルウェハとの間に、電気特性を有する任意の構造物が埋
設されている新たなSOI基板を形成することができ
る。また、構造物が埋設された構造となるため、ウェハ
の面積効率も向上できる。
を示す断面図である。
造工程を示す断面図である。
製造工程を示す断面図である。
を示す概略図である。
実施例を示す断面図である。
明の他の実施例を示す断面図である。
a,62b,62c・・・基板活性領域 27,29,32,35,45,46,47,48,4
9,52,55,63a,63b,64,67,69,
71a,71b,71c・・・絶縁膜 31,43,51,66・・・多結晶シリコン構造物 33,53,68・・・多結晶シリコン
Claims (10)
- 【請求項1】 多結晶シリコンを利用したSOI(Si
licon OnInsulator)基板製造方法に
おいて、 シードウェハ(21)上に所定の厚さに第1隔離用絶縁
膜(27)を形成し、上記第1隔離用絶縁膜(27)の
上面に第2隔離用絶縁膜(29)を形成した後、基板コ
ンタクト(28)を形成し、上記基板コンタクト(2
8)の上面に第1多結晶シリコン(30)を蒸着及びド
ーピングする第1工程と、 上記第1多結晶シリコン層(30)に微細パターンを形
成し、電気的構造物(31)を形成した後、上記電気的
構造物(31)のための隔離用絶縁膜(32)を成膜す
る第2工程と、 上記第2工程が完了した後、第2多結晶シリコン層(3
3)を蒸着及びドーピングし、表面の凹凸を除去するた
め、上記第2多結晶シリコン層(33)を研磨して鏡面
に処理する第3工程と、 ハンドルウェハ(36)に絶縁膜(35)を形成した
後、上記電気的構造物(31)が形成された上記シード
ウェハ(21)の多結晶シリコン鏡面(34b)と、上
記ハンドルウェハ(36)上の上記絶縁膜(35)とを
接着させる第4工程及び、 接合された上記二つのウェハ(21,36)において上
記シードウェハ(21)の後面(21a)から上記第1
隔離用絶縁膜(27)が現われる時まで化学的研磨作業
又は機械的研磨作業を通じて上記シードウェハ(21)
を薄膜化する第5工程を包むことを特徴とする電気的特
性を有する構造物が埋め立てられた半導体基板製造方
法。 - 【請求項2】 請求項1において、 活性領域(41)に形成される素子の下部に任意の構造
物が重なるようにすることを特徴とする電気的特性を有
する構造物が埋め立てられた半導体基板製造方法。 - 【請求項3】 請求項1において、 SOI基板の活性領域(37)相互間には上記第1隔離
用絶縁膜(27)を、 上記活性領域(37)と上記構造物(31)の間には第
2隔離用絶縁膜(29)を、 上記構造物(31)と上記第2多結晶シリコン(33)
の間には構造物絶縁膜(32)を、 上記第2多結晶シリコン(33)と上記ハンドルウェハ
(36)の間には接着用絶縁膜(35)を各々形成し、 上記活性領域(37)と上記構造物(31)と上記第2
多結晶シリコン(33)及び上記ハンドルウェハ(3
6)相互間を垂直及び水平的に絶縁したことを特徴とす
る電気的特性を有する構造物が埋め立てられた半導体基
板製造方法。 - 【請求項4】 請求項1において、 上記構造物(31)にキャパシタ誘電膜(52)を形成
し、基板コンタクト(50)とノードコンタクト(6
0)及びプレートコンタクト(59)を連結することに
より、埋没された上記構造物(37)がキャパシタとし
て用いられることを特徴とする電気的特性を有する構造
物が埋め立てられた半導体基板製造方法。 - 【請求項5】 請求項1において、 上記第1多結晶シリコン(30)が幾何学的大きさ及び
不純物ドーピング濃度を調整した第1多結晶シリコン
(66)が素子間の抵抗線として用いられることを特徴
とする電気的特性を有する構造物が埋め立てられた半導
体基板製造方法。 - 【請求項6】 請求項1において、 上記第1多結晶シリコン(30)の幾何学的大きさ及び
不純物濃度を調整した第1多結晶シリコン(66)が素
子間の連結線として用いられることを特徴とする電気的
特性を有する構造物が埋め立てられた半導体基板製造方
法。 - 【請求項7】 請求項5又は請求項6において、 上記第1多結晶シリコン(66)の代りにポリサイド、
シリサイド又は耐熱金属を用いることを特徴とする電気
的特性を有する構造物が埋め立てられた半導体基板製造
方法。 - 【請求項8】 請求項5又は請求項6において、 上記抵抗線及び連結線を多層に連結することにより配線
の効率を極大化させることを特徴とする電気的特性を有
する構造物が埋め立てられた半導体基板製造方法。 - 【請求項9】 シードウェハ(21)の全面に伝導性膜
又は抵抗性膜を利用した任意の電気的特性を有する構造
物(31)を形成し、更に上記構造物(31)上に多結
晶シリコン層(33)を蒸着した後、上記多結晶シリコ
ン層(33)の表面(34a)を鏡面処理し、ハンドル
ウェハ(36)と上記シードウェハ(21)の鏡面(3
4b)を接合することにより、上記シードウェハ(2
1)と上記ハンドルウェハ(36)の間に、電気的特性
を有する任意の構造物が、単層又は多層に挿入されてい
ることを特徴とする電気的特性を有する構造物が埋め立
てられた半導体基板。 - 【請求項10】 請求項9において、 ハンドルウェハ(36,56,70)と第2多結晶シリ
コン(33,53,68)の間の絶縁膜(35,55,
69)を省略することによって、上記ハンドルウェハと
上記第2多結晶シリコンを電気的に連結し、上記第2多
結晶シリコンに印加されるべき電気的ポテンシャルを上
記ハンドルウェハから与えられることを特徴とする電気
的特性を有する構造物が埋め立てられた半導体基板。
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