JPS6258487A - スタテイツク型メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリに係り、特にメモリセルアレイが
複数個のセクションに分割され、オートパワーダウン機
能を有するスタティック型メモリのビット線駆動系に関
する。

〔発明の技術的背景〕

従来、スタティック型ランダムアクセスメモ！Ｊ　（Ｓ
ＲＡＭ）の読み出し動作の高速化を図るため、読み出し
時におけるビット線の電圧振幅を減らしている。このた
めには、たとえば第５図に示すように各カラムにおける
一対のビット線ＢＬ。

ｉに常時オン型の負荷用のＭＯＳ　）ランジスタ（たと
えばＰチャネル型）　Ｑ５１　’　Ｑ５□を接続してお
き、読み出し時にワード６ｗｒ、により選択されたスタ
ティック聾メモリセルＭＣにおける低電位（Ｌ）側の駆
動トランジスタ（本例ではＱ５．）、およびこれに直列
に接続されているトランスファゲート用トランジスタＱ
５４をそれぞれオン状態にして低電位側のビット線Ｉ３
Ｌの電位を”ＤＤ電源電位とｖ、８を位（接地電位）と
の中間レベルとしていた。なお、高電位（Ｈ）側のビッ
ト線ＢＬはｖＤＤｔ位である。この場合、当然に低電位
側の負荷用トラン・ノスタＱ５□→ピット線ＢＬ→トラ
ンスファｒ−ト用トランジスタＱ５４→駆動用トランジ
スタＱ５３の経路に直流的な貫通電流が流れる。

一方、メモリセルアレイが２個のセクションに分割され
、アドレス入力により一方のセクションが選択されて他
方のセクションは非選択とされるようなＳＲＡＭとして
、各セクションがたとえば１２８カラム×２５６０−構
成の８１ｃＸ８ピツトのＳＲＡＭが知られている。この
ＳＲＡＭにあっては、選択された一方のセクションにお
ける１２８カラムでそれぞれ前記貫通電流が流れるので
、非常に大きな動作電流が消費される。

このようなビット線貫通電流を減少させるためには、同
時に選ばれるメモリセルの個数を減らせばよい。たとえ
ば上記８に×８ピットのＳＲＡＭにおいて、メモリセル
アレイを８個のセクションに分割し、選択されたセクシ
ョン以外のセクシ四ンではワード線が非選択状態になる
ようにすれば、前記ビット線貫通電流が生じるカラムは
１２８カラムから３２カラムへと了に減少するので、ピ
ット線貫通電流による電力消費はτに減少する。

一方、メモリは、ユーザに示された最小サイクル時間の
間だけ動作させ、選ばれたアドレスのデータを出力バッ
ファに出力してラッチしさえすれば、それ以降のアドレ
スサイクル内の時間はメモリ内部回路は動作状態を続け
ることが必らずしも必要とされない。即ち、メモリは、
アドレス信号入力の変化後から最小サイクル時間よりも
多少長い時間だけ内部回路を動作状態とし、一連の読み
出し動作後は選択ワード線等を非活性化させるという制
御をメモリチップ内部で自動的に行なう（これをオート
パワーダウン、Ａｕｔｏ　Ｐｏｗｅｒ　Ｄｏｗｎと言う
）ようにすれば、電流消費時間の減少により低消費電力
化を実現することが可能である。

上述したようなメモリセルアレイのセクション分割およ
びオート・臂ワーダウン機能を有するメモリの一例が、
ｌ５ＳＣＣ１９８４、Ｄｉｇｅｓｔ　ｏｆＴｅｃｈｎｉ
ｃａｌ　Ｐａｐｅｒ　Ｐ、２１４＋２１５，３４０に＠
Ａ４６ｎｓ２５６ｋ　ＣＭＯ８ＲＡＭ”として磯部他に
より発表されている。このＲＡＭ　（スタティック型）
はメモリセルアレイが１６個に分割されており、５１２
カラム（＝３２カラム×１６セクシヨン）×５１２０−
構成となっている。このＳＲＡＭの各セクションにおけ
る１力ラム分の一部を第７図に示シテおり、セフシラン
ワード線肌により選択されたセクションのメモリセルＭ
Ｃが選択されるようになっている。しかし、このＳＲＡ
Ｍにおいても、常時オン状態のＰチャネルトランジスタ
Ｑ　　、Ｑ　　によるビット線負荷を用いているので、
選択セクション内で前述したようなビット線貫通電流を
生じる。また、このＳＲＡＭにおけるオートパワーダウ
ン機能は、読み出しサイクルにおいてアドレス入力の変
化を検知してメモリチップ内部で基本クロックを発生さ
せ、この基本クロックをチップ内部の遅延回路により最
小サイクル時間以上のパルスに引き延ばし、そのｉ４ル
スの発生中はメモリは動作状態を保つが、そのパルスの
終了後は出力データをラッチし、ワード線およびセンス
アンプ等を非活性化して低消費電力状態に移行するもの
である。したがって、読み出しモードについてはサイク
ル時間を長くすればする程、チップの消費電力は低減す
るという大きなメリットが得られるものであり、その様
子を第８図に示す。これに対して、書き込みモードでは
オートパワーダウン機能を使用してはいない。その理由
は、書き込みサイクルでは同一アドレスサイクル内で最
後に入力されたデータ入力信号を入力アドレスのメモリ
セルに書き込まなければならないため、読み出しサイク
ルと同様に前記最小サイクル時間以上のノ９ルスの終了
後にワード線を閉じてメモリセルを非選択状態にするこ
とが許されないからである。したがって、書き込みサイ
クルでは常時オン状態のビット線負荷からビット線対の
一方にビット線貫通電流が流れ続けることを考えると、
書き込みサイクルでは前記した読み出しサイクルのよう
にサイクル時間を伸ばすことによって消費電力を低減で
きるというメリットが得られない。

〔背景技術の問題点〕

上述したように従来のＳＲＡＭは、消費電力を低減する
ために、セクション分割を採用し、オートパワーダウン
機能を採用して読み出しサイクルにおけるメモリ内部回
路動作時間を制限しているが、読み出しサイクルで選択
セクションのビット線に直流的な貫通電流が一時的に生
じており、また書き込みサイクルではオートパワーダウ
ン機能が働らかないことから選択セクションのビット線
に直流的な貫通電流が流れ続けることにより、消費電力
が必らずしも十分に低減されているとは言えない。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、ビット線
駆動に伴なう消費電力を大幅に低減でき、書き込みモー
ドにおいても読み出しモードと同様にサイクル時間が長
い場合の低消費電力化を実現可能であり、しかも読み出
し動作の高速化を実現可能なスタティック型メモリを提
供するものである。

〔発明の概要〕

即ち、本発明は、メモリセルアレイが複数個のセクショ
ンに分割され、選択されたセクションのメモリセルは選
択されるが非選択のセクションのメモリセルは選択され
ないようにメモリセルアレイのセクション選択制御が行
なわれ。

かつオートパワーダウン機能を有するスタティック型メ
モリにおいて、メモリセルの記憶データをメモリセルト
ランスファダートを通じて読み出すビット線の駆動系と
して、非選択セクション内のビット線については非選択
サイクル時間内は常時オン状態に制御されるビット線プ
ルアップ用トランジスタによるプルアップ動作を行なわ
せ、選択セクション内のビット線については選択サイク
ル内でセクションワード線の選択が始まるまでの間にプ
リチャージ・イコライズ回路によるプリチャージ・イコ
ライズ動作を行なわせ、前記オートパワーダウン機能が
働いて前記セクションワード線が非選択状態に移行した
後は前記非選択セクションと同様にビット線プルアップ
用トランジスタによるプルアップ動作を行なわせるよう
にしてなることを特徴とするものである。

したがって、読み出しモードにおいても書き込みモード
においてもビット線には直流的な貫通電流が一切生じな
いので、消費電力自身が大幅に低減するのみならず、サ
イクル時間を長くしていった場合はサイクル時間に反比
例して低消費電力化が実現される。

また、読み出し時に選択されたメモリセルのみによって
ビット線が駆動されるので、低電位側のビット線の電位
変化が高速化され、読み出し動作でのアクセス時間の高
速化が実現される。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はメモリセルアレイが複数のセクションに分割さ
れたＳＲＡＭにおける隣シ合う２個分のセクション５Ｅ
ＣＪ　、　５ＥＣ２について、それぞれ代表的に１力ラ
ム分のビット線プリチャージ・イコライズ回路１と、プ
リチャージ・イコライズ信号発生用の二人力のナンド回
路２と、ビット線ＢＬ　、　ＢＬと、ビット線プルアッ
プトランジスタＱ　、「と、ピット線プルアツブトラン
ジＢＰ　　　　　　　ＢＰ スタ駆動用のインバータ回路３と、メモリセルＭＣと、
書き込み制御回路４と、ビット線選択トランジスタＱ、
　、　Ｑｌｌと、各セクションにおけるセンス１９ｓｓ
　、　ＳＳ　ト、セクション用センスアンプＳＳＡと、
センス線プルアップトランジスタＱ　　、Ｑ　　ト、セ
ンス線プルアップトランジスｓｐ　　　　　　　ｓｐ タボ動用のインバータ回路５と、セクシ目ンワードシフ
と、セクションワード線駆動用の二人力のノア回路６と
、全セクションに共通のメインワード線肌およびビット
線イコライズ信号ｉｌｌ　ＢＥＬを示している。

即ち、ビット線ＢＬ　、　ＢＬには、通常オン凰の負荷
は接続されず、ビット線プリチャージ信号扇に同期して
オン動作するビット線プリチャージ・イコライズ回路１
が接続されている。上記各セクションは、セクションデ
コーダ（図示せず）の出力と所定のタイミング信号とに
より規定すれるセクション選択信号Ｓｔ　、８２　ＶＣ
ヨ、り択一的に選択されて動作が制御されるものであり
、セクション選択信号５ｌｅｄ！は対応するセクタ１ン
の前記インバータ回路３．５およびノア回路６の一方の
入力となっている。このノア回路６の他方の入力として
メインワード線■乱が接続されており、上記インバータ
回路３の出力は前記ナンド回路２の一方の入力となって
おり、このナンド回路２の他方の入力としてビット線イ
コライズ信号線ＢＥＬが接続されている。前記ビット線
プルアップトランジスタＱ！ＩＰ　Ｉ　ＱＵＩＰは、ビ
ット線ＢＬ　、　ＢＬとｖＤＤｌｒＪＬ源との間にそれ
ぞれ接続されたＰチャネルトランジスタからなり、この
各ダートに前記インバータ回路３の出力が接続されてい
る。また、前記センス線プルアップトランジスタＱ８Ｉ
’　Ｉ　Ｑ８Ｆは、センス線ｓｓ　、　ｓｓとｖＤＤ電
源との間に接続されたＰチャネルトランジスタからなり
、この各ダートは前記インバ−タ回路５の出力に接続さ
れている。

なお、上記メモリには、図示しないが読み出しモードに
おけるオートパワーダウン機能が設けられている。

また、書き込み制御回路４は、ビット線ＢＬと書き込み
制御信号線４１との間に接続され九Ｎチャネルトランジ
スタＱ４と、ビット線ＢＬと書き込み制御信号線４１と
の間に接続されたＮチ、ヤネルトランジスタＱ４と、カ
ラムデコーダ（図示せず）からのカラム選択信号ＣＤを
反転して上記各トランジスタＱ４−Ｑ４のｆｆ−）に与
えるインバータ回路４鵞とからなる。

次に、上記メモリにおけるビット線駆動動作について第
２図を参照して説明する。選択セクションにおける各カ
ラムでは、アドレスサイクル内でセクシフンワード線兄
の選択が始まる前にビット線プリチャージ信号扇によっ
てビット線プリチャージ・イコライズ回路１が動作して
ビット線ＢＬ　、　ＢＬのプリチャージおよびイコライ
ズが行なわれる。次に、上記セクションワード線肌が選
択されてメモリセルが選択された後は、前記ビット線プ
リチャージ・イコライズ回路１はオフ状態になっている
。したがって、読み出しモードのときには、ビット線Ｂ
Ｌ。

ＢＬは選択されたメモリセルのみによって駆動されるの
で、低電位側のビット線（本例ではＢＬ）はプリチャー
ジレベル（ｖＤＤ電位）から最終的にはｖ３ｓレベル（
接地電位）まで落ちる。この場合、プリチャージで蓄え
られたビット線電荷がメモリセルＭＣの低電位側のトラ
ンスファゲート用トランジスタおよび駆動用トランジス
タによりディスチャージするのみなので、低電位側のビ
ット線ＢＬの電位変化が高速化されるのでアクセス時間
の高速化が実現可能になる。そして、読み出しサイクル
の間、ビット線ＢＬ、ＢＬでの直流的な貫通電流はなく
、ビット線ＢＬ、ＢＬはｖＤＤ電位、接地電位の相異な
る一方のレベルを保持する。そして、オー）　ノｅワー
ダウン機能が働いて選択セクションワード線況が非選択
状態に移行した後は、ビット線プルアップトランジスタ
ＱＢＰ　ｌ　’ＩＰおよびセンス線プルアップトランジ
スタＱ　　、Ｑ　　が常時オン状態になってピッＳＰ　
　　　　　　８Ｐ ト線ＢＬ、ＢＬおよびセンス線ｓｓ、ｓｓに対するプル
アップ動作が行なわれる。同様に、非選択セクション内
の各カラムのビット線ＢＬ、ＢＬおよびセンス線ｓｓ、
ｓｓについても、非選択サイクル時間内は常時オン状態
になるビット線プルアップトランジスタＱ　　、Ｑ　　
およびセンス線デルアッＢＰ　　　　　　　ＢＰ プトランジスタＱ８ＰＩＱ８Ｆによるプルアップ動作が
行なわれる。

上述した読み出しモードにおける各部信号波形を第３図
に示している。即ち、アドレス入力が変化したのちビッ
ト線イコライズ信号φ□９がハイレベル（Ｈ）　、選択
セクション（たとエバ５ＥＣ７）においてはセクション
選択信号Ｓ１が、ロウレベル（Ｌ）になると、インバー
タ回路３の出力φＰＵおよびインバータ回路５の出力φ
Ｐ１１８Ｂがそれぞれハイレベルになる。これによって
、ナンド回路２の出力（ビット線プリチャージ信号φ１
．）がロウレベルになり、ビット線プリチャージ・イコ
ライズ回路１がオン状態になる。次に、ビット線イコラ
イズ信号φｌｌｌ、Ｑがロウレゝルになり、メインワー
ド線肌がロウレベルになると、前記ナンド回路２の出力
はハイレベルになり、ノア回路６の出力（セクションワ
ードシフ信号）がハイレベルに彦り、ピット線プリチャ
ージ・イコライズ動作が終了してメモリセルＭＣの選択
が行なわれる。これにより、選択セクション５ＥＣＩの
各カラムにおいて、ビット線ＢＬ、ＢＬの電位が選択メ
モリセルＭＣのデータに応じて定まる（この場合、低電
位側のビット線はｖＤＤ電位から最終的には接地電位ま
で変化する）ようになる。そして、カラムデコーダ出力
ＣＤにより選択されたカラムのビット線データがセｙ、
ｒ、線ｓｓ、ｓｓ　ヲｉてセクション用センスアンゾＳ
ＳＡによシセンス増幅される。このようなプリチャージ
からセンスまでの間、ビット線プルアップトランジスタ
ＱＢｐ　＊　＋石５はインバータ回路３の出力φＰＵ　
（ハイレベル）によりオフになっており、センス線プル
アツブトランジスタＱ８Ｆ’砧はインバータ回路５の出
力”ＰＵ８１１　（ハイレベル）によりオフになってい
る。そして、選択セクションにおいてオートノ４ワーダ
ウン機能が働いたのちおよび非選択セクションにおいて
は、セクション選択信号がノ為イレペルになり、インバ
ータ回路３．５の出力はそれぞれロウレベルであり、ビ
ット線プルアップトランジスタＱＢｐ　ｅ帖およびセン
ス線プルアップトランジスタＱＩＩＰ　Ｉ　ＱＩＩＦが
それぞれオンであり、ビット線ＢＬ、ＢＬおよびセンス
線ｓｓ　、　ｓｓはそれぞれプルアップされている。

なお、読み出しモードにおいては、書き込み制御信号線
４１．４１の信号ｄｉｎ　＊　ｄｉｎはそれぞれハイレ
ベルであり、書き込み制御トランジスタＱ＜　、−Ｑ４
はそれぞれオフ状態である。

したがって、読み出しモードにおいては、ビット線ＢＬ
、ＢＬを介しての直流的な貫通電流が一切生じないので
、読み出し動作における消費電力自身も大幅に低減する
のみならず、読み出しモードでのサイクル時間を長くし
ていった場合はサイクル時間に反比例して低消費電力化
が実現される。また、読み出し時における低電位側のビ
ット線の電位変化が高速化されるので、読み出し動作で
のアクセス時間の高速化が実現される。

一方書き込みモードにおける各部信号波形を第４図に示
している。即ち、アドレス入力変化後に選択セクション
ではビット線プリチャージ信号φ、Ｃによシブリチャー
ジ・イコライズが行なわれたのちセクシ璽ンワード線髭
が選択されるまでは読み出しモードにおけると同様であ
る。そして、メモリ選択と同時にたとえば”１″データ
を書き込む場合、従来と同じく書き込み制御信号線４１
，４１．の信号ｄｉｎ　ｌ　ｄｉｎは各対応してｖＤＤ
電位、ｖｓｓ電位にプルアップ、プルダウンされる。こ
れにより、選択カラムではインバータ回路４雪の出力（
ハイレベル）によす書キ込み制御が行なわれてビット線
ＢＬ　、ＢＬがｖＤＤ電位、接地電位の相異なる一方に
設定されるが、非選択カラムではインバータ回路４２の
出力（ロウレベル）により書き込み制御トランジスタＱ
４．Ｑ４がそれぞれオフにされるのでビット線ＢＬ、Ｂ
Ｌは選択メモリセルのデータに応じて変化するようにな
るＯなお、書き込みモードにおいてはオートノクワ−ダ
ウン機能が働らかないので選択セクションではセクショ
ン選択信号が次のアドレス入力があるまで続き、これに
よってセクションワード線凱の選択状態、ビットｍｆル
アッデトランジスタＱＢＰ　Ｉ　ＱＢＰのオフ状態、セ
ンス線プルアップトランジスタＱ８Ｐ　＃　ｑｓｐのオ
フ状態が次のアドレス入力があるまで続く。

一方、非選択セクションでは読み出しモードにおけると
同様にビット線ＢＬ、ＢＬおよびセンス線ｓｓ　、　ｓ
ｓはそれぞれプルアップされている。

したがって、書き込みモードにおいては、ビット線ＢＬ
、ＢＬを介しての直流的な貫通電流が一切生じないので
、書き込み動作における消費電力自身も大幅に低減する
のみならず、書き込みモードでのサイクル時間を長くし
ていった場合にはサイクル時間に反比例して低消費電力
化が実現されることは前記読み出しモードにおけると同
様である。

〔発明の効果〕

上述したように本発明のスタティック壓メモリによれば
、ピット線駆動に伴なう消費電力を大幅に低減でき、書
き込みモードにおいても読み出しモードと同様にサイク
ル時間が長い場合の低消費電力化を実現可能であり、し
かも読み出し動作の高速化を実現可能である。

【図面の簡単な説明】

第１図は本発明のスタティック壓メモリの一実施例にお
ける一部を示す回路図、第２図は第１図のメモリにおけ
る選択セクションの各カラムでのピット線駆動動作を示
す信号波形図、第３図および第４図はそれぞれ第１図の
メモリにおける読み出しモードおよび書き込みモードで
の各部動作を示す信号波形図、第５図は従来のＳＲＡＭ
における各カラムの一部を示す回路図、第６図は第５図
のカラムにおける読み出し動作を示す信号波形図、第７
図は従来のオートハワーダウン機能を有するＳＲＡＭに
おける分割されたセクションの各カラムの一部を示す回
路図、笛８図は第７図のＳＲＡＭにおける読み出しモー
ドでのサイクル時間と消費電力との関係を示す特性図で
ある。 ５Ｅ（Ｊ　、　５ＥＣ２・・・セクション、ＢＬ、ＢＬ
・・・ビット線、ｓｓ、ｓｓ・・・センス線、ＢＥＱ・
・・ビット線イコライズ信号線、ＭＭ、・・・メインワ
ード線、　８ＷＬ　・・・セクションワード線、ＭＣ・
・・メモリセル、　ＳＳＡ・・・セクション用センスア
ンプ、Ｑ　　、Ｑ−・・・ビット線プ＋ＩＰ　　　　　
　　！ＩＰ ルアツブトランジスタ、ＱＢｐ　＋　Ｑｇｐ　・・’セ
ンス線プルアップトランジスタ、１・・・ビット線プリ
チャージ・イコライズ回路、２・・・ナンド回路、３．
５・・・インバータ回路。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 ｄｉｎ石 誌ケ崎（−ド 第３図 第４図 第５図 第６因 第７図 ′１−鴎７ノ乍１ノー１罠乱 第８図

Claims (2)

【特許請求の範囲】
1. （１）メモリセルアレイが複数個のセクションに分割さ
   れ、選択されたセクションのメモリセルは選択されるが
   非選択のセクシヨンのメモリセルは選択されないように
   メモリセルアレイのセクション選択制御が行なわれ、か
   つオートパワーダウン機能を有するスタティック型メモ
   リにおいて、メモリセルの記憶データをメモリセルトラ
   ンスファゲートを通じて読み出すビット線の駆動系とし
   て、非選択セクション内のビット線については非選択サ
   イクル時間内は常時オン状態に制御されるビット線プル
   アップ用トランジスタによるプルアップ動作を行なわせ
   、選択セクション内のビット線については選択サイクル
   内でセクションワード線の選択が始まるまでの間にプリ
   チャージ・イコライズ回路によるプリチャージ・イコラ
   イズ動作を行なわせ、前記オートパワーダウン機能が働
   いて前記セクシヨンワード線が非選択状態に移行した後
   は前記非選択セクションと同様にビット線プルアップ用
   トランジスタによるプルアップ動作を行なわせるように
   してなることを特徴とするスタティック型メモリ。
2. （２）前記各セクション毎に設けられたセクション用セ
   ンスアンプと各カラムとの間を接続するセンス線につい
   ても、前記ビット線と同様にセンス線プルアップ用トラ
   ンジスタによるプルアップ動作を行なわせるようにして
   なることを特徴とする前記特許請求の範囲第１項記載の
   スタティック型メモリ。