JPH087573A - 半導体記憶装置と、そのデータの読出および書込方法 - Google Patents

Abstract

(57)【要約】 【目的】 動作電流が小さな半導体記憶装置と、そのデ
ータの読出および書込方法を提供する。 【構成】 ラッチ型センスアンプ２８の相補の出力が確
定したことに応じて出力確定検出信号３２を出力するＮ
ＡＮＤゲート３１ａを設ける。信号３２によってスリー
ステートバッファ３３を活性化させるとともに、選択状
態にあったワード線１３ａを非選択状態にする。スリー
ステートバッファ３３において電源ライン５０から接地
ライン５１に貫通電流が流れるのを防止できる。また、
ワード線１３ａが選択状態になったことに応じてメモリ
セル１４ａ，１４ｂに流れるカラム電流Ｉｃを最小限に
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置と、そ
のデータの読出および書込方法に関し、特に、行および
列方向に配列された複数のメモリセルと、各メモリセル
行に対応して設けられたワード線と、各メモリセル列に
対応して設けられた相補のビット線対とを備えた半導体
記憶装置と、そのデータの読出および書込方法に関す
る。

【０００２】

【従来の技術】図８は従来のスタティックランダムアク
セスメモリ（以下、ＳＲＡＭと略記する。）の構成を示
すブロック図である。図８を参照して、このＳＲＡＭ
は、ロウおよびカラム方向に配列された複数の（図８で
は簡単のため４つとする。）のメモリセル１４ａ〜１４
ｄと、各ロウに対応して設けられたワード線１３ａ，１
３ｂと、各カラムに対応して設けられた相補のビット線
対１５ａ，１５ｂ；１６ａ，１６ｂとを含む。

【０００３】メモリセル１４ａは、図９に示すように、
ドライバトランジスタ６１ａ，６１ｂ、アクセストラン
ジスタ６２ａ，６２ｂ、負荷抵抗６３ａ，６３ｂおよび
記憶ノード６４ａ，６４ｂを含む。ドライバトランジス
タ６１ａ，６１ｂのドレインは記憶ノード６４ａ，６４
ｂに接続され、そのゲートは記憶ノード６４ｂ，６４ａ
に接続され、そのソースは接地ライン５１に接続されて
いる。アクセストランジスタ６２ａ，６２ｂのソースは
記憶ノード６４ａ，６４ｂに接続され、そのドレインは
ビット線１５ａ，１５ｂに接続され、そのゲートはワー
ド線１３ａに接続されている。負荷抵抗６３ａ，６３ｂ
の一端は電源ライン５０に接続され、その他端は記憶ノ
ード６４ａ，６４ｂに接続されている。他のメモリセル
１４ｂ〜１４ｄも同様である。

【０００４】また、このＳＲＡＭは、ロウアドレス信号
１に応じてワード線１３ａ，１３ｂを選択するロウアド
レスバッファ２およびロウアドレスデコーダ３と、カラ
ムアドレス信号５に応じてビット線対１５ａ，１５ｂ；
１６ａ，１６ｂを選択するカラムアドレスバッファ６お
よびカラムアドレスデコーダ７と、アドレス信号１，５
の遷移に応じてビット線イコライズ信号９、ワード線活
性化信号１０、センスアンプ活性化信号１１およびラッ
チ信号１２を発生するアドレス遷移検知回路４とを含
む。

【０００５】また、このＳＲＡＭは、ビット線対１５
ａ，１５ｂ；１６ａ，１６ｂの一端に設けられたビット
線負荷１７ａ〜１８ｂおよびイコライザ１７ｃ，１８ｃ
と、ビット線対１５ａ，１５ｂ；１６ａ，１６ｂの他端
に設けられたカラム選択ゲート５２とを含む。ビット線
負荷１７ａ〜１８ｂは、そのソースまたはドレインが電
源ライン５０またはビット線１５ａ〜１６ｂに接続さ
れ、そのゲートが接地ライン５１に接続されたＰチャネ
ルＭＯＳトランジスタで構成される。イコライザ１７
ｃ，１８ｃは、そのソースまたはドレインがビット線対
１５ａ，１５ｂ；１６ａ，１６ｂ間に接続され、そのゲ
ートがアドレス遷移検知回路４からのビット線イコライ
ズ信号９を受けるＰチャネルＭＯＳトランジスタで構成
される。

【０００６】カラム選択ゲート５２は、ビット線対１５
ａ，１５ｂに対応して設けられたトランスファーゲート
１９ａ，１９ｂおよびインバータ１９ｃと、ビット線対
１６ａ，１６ｂに対応して設けられたトランスファーゲ
ート２０ａ，２０ｂおよびインバータ２０ｃとを含む。
トランスファーゲート１９ａ〜２０ｂは、その導通電極
同士が接続されたＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタを含む。

【０００７】トランスファーゲート１９ａ，１９ｂの一
方導通電極はそれぞれビット線１５ａ，１５ｂに接続さ
れ、その他方導通電極はそれぞれＩＯ線２１ａ，２１ｂ
に接続され、そのＮチャネルＭＯＳトランジスタ側のゲ
ートは共通接続されるとともにカラム選択線８ａを介し
てカラムアドレスデコーダ７に接続されている。また、
トランスファーゲート１９ａ，１９ｂのＮチャネルＭＯ
Ｓトランジスタ側のゲートはインバータ１９ｃを介して
そのＰチャネルＭＯＳトランジスタ側のゲートに接続さ
れている。ビット線対１６ａ，１６ｂ側のトランスファ
ーゲート２０ａ，２０ｂおよびインバータ２０ｃも同様
である。

【０００８】また、このＳＲＡＭは、センス回路２２、
出力バッファ２４および出力ラッチ２６を含む。センス
回路２２は、図１０に示すように、センスアンプ７０お
よびスリーステートバッファ８０を含む。センスアンプ
７０は、カレントミラー回路を構成するＰチャネルＭＯ
Ｓトランジスタ７１，７２と、差動入力回路を構成する
ＮチャネルＭＯＳトランジスタ７３，７４と、これらの
回路を活性化または非活性化させるＮチャネルＭＯＳト
ランジスタ７５を含む。ＰチャネルＭＯＳトランジスタ
７１およびＮチャネルＭＯＳトランジスタ７３，７５は
電源ライン５０と接地ライン５１の間に直列接続されて
おり、ＰチャネルＭＯＳトランジスタ７２およびＮチャ
ネルＭＯＳトランジスタ７４は電源ライン５０とＮチャ
ネルＭＯＳトランジスタ７５のドレインの間に直列接続
されている。ＰチャネルＭＯＳトランジスタ７１，７２
のゲートは共通接続されるとともに、ＰチャネルＭＯＳ
トランジスタ７１のドレインに接続されており、Ｎチャ
ネルＭＯＳトランジスタ７３，７４のゲートはそれぞれ
ＩＯ線２１ａ，２１ｂに接続され、ＮチャネルＭＯＳト
ランジスタ７５のゲートはアドレス遷移検知回路４から
のセンスアンプ活性化信号１１を受ける。ＰチャネルＭ
ＯＳトランジスタ７２とＮチャネルＭＯＳトランジスタ
７４の接続ノードが出力ノード７６となる。

【０００９】スリーステートバッファ８０は、図１１に
示すように、電源ライン５０と接地ライン５１の間に直
列接続されたＰチャネルＭＯＳトランジスタ８１，８２
とＮチャネルＭＯＳトランジスタ８３，８４を含む。ト
ランジスタ８４，８１のゲートはそれぞれセンスアンプ
活性化信号１１およびその相補信号／１１を受け、トラ
ンジスタ８２，８３のゲートはともにセンスアンプ７０
の出力ノード７６に接続される。トランジスタ８２，８
３の接続ノード８５がこのスリーステートバッファ８０
の出力ノードとなり、リードデータバス２３に接続され
る。

【００１０】また、出力ラッチ２６は、図１２に示すよ
うに、トランスファーゲート９１およびインバータ９２
〜９５を含み、トランスファーゲート９１はその導通電
極同士が接続されたＮチャネルＭＯＳトランジスタ９１
ａおよびＰチャネルＭＯＳトランジスタ９１ｂを含む。
アドレス遷移検知回路４からのラッチ信号１２はＮチャ
ネルＭＯＳトランジスタ９１ａのゲートに入力されると
ともに、インバータ９２を介してＰチャネルＭＯＳトラ
ンジスタ９１ｂのゲートに入力される。トランスファー
ゲート９１の一方導通電極はリードデータバス２３に接
続され、その他方導通電極はインバータ９３，９５を介
してその一方導通電極に接続される。また、インバータ
９４は、インバータ９３とトランスファーゲート９１の
他方導通電極の間に接続される。

【００１１】図１３は図８〜図１２で示したＳＲＡＭの
動作を示すタイムチャートである。以下、図８〜図１３
を参照して、このＳＲＡＭの読出動作を説明する。

【００１２】外部より入力されたロウアドレス信号１
は、この増幅信号および反転増幅信号を出力するための
ロウアドレスバッファ２へ与えられ、その出力はロウア
ドレスバッファ２から出力されるロウアドレス信号をデ
コードするためのロウアドレスデコーダ３へ与えられる
とともに、アドレス遷移検知回路４へ与えられる。

【００１３】一方、外部より入力されたカラムアドレス
信号５は、この増幅信号および反転増幅信号を出力する
ためのカラムアドレスバッファ６へ与えられ、その出力
はカラムアドレスバッファ６から出力されるカラムアド
レス信号をデコーダするためのカラムアドレスデコーダ
７へ与えられるとともに、アドレス遷移検知回路４へ与
えられる。カラムアドレスデコーダ７はカラムアドレス
信号５に対応したカラム選択線８ａ，８ｂを選択する。
たとえばカラム選択線８ａが選択された場合は、図１３
（ｆ）に示すように、カラム選択線８ａが「Ｈ」レベル
に立上がり、応じてトランスファーゲート１９ａ，１９
ｂが導通状態になり、ビット線対１５ａ，１５ｂとＩＯ
線対２１ａ，２１ｂが導通する。

【００１４】アドレス遷移検知回路４は、ロウアドレス
およびカラムアドレスの遷移に対応してビット線イコラ
イズ信号９、ワード線活性化信号１０、センスアンプ活
性化信号１１およびラッチ信号１２を発生する。これら
の信号９〜１２のタイミングは、図１３（ａ）〜（ｅ）
に示されるとおりである。ロウアドレスおよびカラムア
ドレスの遷移に応じて、まずビット線イコライズ信号９
が「Ｌ」レベルに立下がり、次いでワード線活性化信号
１０が「Ｈ」レベルに立上がる。センスアンプ活性化信
号１１はワード線活性化信号１０の立上がりに応じて
「Ｈ」レベルに立上がり、ラッチ信号１２はセンスアン
プ活性化信号１１の立上がりに応じて「Ｈ」レベルに立
上る。

【００１５】メモリセル１４ａ，１４ｃ；１４ｂ，１４
ｄが接続されたビット線対１５ａ，１５ｂ；１６ａ，１
６ｂはビット線負荷１７ａ，１７ｂ；１８ａ，１８ｂに
よって予め電源電位にプリチャージされている。ビット
線イコライズ信号９が「Ｌ」レベルに立下がると、イコ
ライザ１７ｃ，１８ｃが導通し、ビット線対１５ａ，１
５ｂ；１６ａ，１６ｂの電位がイコライズされる。

【００１６】ロウアドレスデコーダ３はワード線活性化
信号１０で決定される期間、ロウアドレス信号１に対応
したワード線１３ａ，１３ｂを選択する。たとえばワー
ド線１３ａが選択される場合は、図１３（ｇ）に示すよ
うに、ワード線１３ａが「Ｈ」レベルに立上がり、応じ
てメモリセル１４ａ，１４ｂが活性化される。

【００１７】次に、活性化されたメモリセルたとえば１
４ａの動作について説明する。今、メモリセル１４ａの
記憶ノード６４ａが「Ｈ」レベルであり、記憶ノード６
４ｂが「Ｌ」レベルであるとする。このとき、メモリセ
ル１４ａの一方のドライバトランジスタ６１ａは非導通
状態にあり、他方のドライバトランジスタ６１ｂは導通
状態にある。さらに、ワード線１３ａが「Ｈ」レベルで
選択された状態にあるので、メモリセル１４ａのアクセ
ストランジスタ６２ａ，６２ｂはともに導通状態にあ
る。したがって、ビット線１５ｂ→アクセストランジス
タ６２ｂ→ドライバトランジスタ６１ｂ→接地ライン５
１という経路で電流（この電流をこれ以降カラム電流Ｉ
ｃと呼ぶ。）が流れる。しかしながら、もう一方の経
路、すなわちビット線１５ａ→アクセストランジスタ６
２ａ→ドライバトランジスタ６１ａ→接地ライン５１と
いう経路においては、ドライバトランジスタ６１ａが非
導通状態であるので、カラム電流Ｉｃは流れない。

【００１８】すなわち、活性化されたメモリセル１４ａ
の記憶ノード６４ａが「Ｈ」レベルで記憶ノード６４ｂ
が「Ｌ」レベルである場合は、ビット線１５ｂからメモ
リセル１４ａにカラム電流Ｉｃが流入し、ビット線１５
ｂの電位が徐々に下がる。同様に、活性化されたメモリ
セル１４ａの記憶ノード６４ａが「Ｌ」レベルで記憶ノ
ード６４ｂが「Ｈ」レベルである場合は、ビット線１５
ａからメモリセル１４ａにカラム電流Ｉｃが流入し、ビ
ット線１５ａの電位が徐々に下がる。これに従って、図
１３（ｈ）に示すように、ＩＯ線対２１ａ，２１ｂの一
方の電位も徐々に下がる。

【００１９】ＩＯ線対２１ａ，２１ｂは、図１０で示し
たように、センス回路２２のセンスアンプ７０の入力ト
ランジスタ７３，７４のゲートに接続されている。アド
レス遷移検知回路４から出力されたセンスアンプ活性化
信号１１が立上がると、センスアンプ７０のＮチャネル
ＭＯＳトランジスタ７５と、スリーステートバッファ８
０のＰチャネルＭＯＳトランジスタ８１およびＮチャネ
ルＭＯＳトランジスタ８４とが導通状態になり、センス
アンプ７０およびスリーステートバッファ８０が同時に
活性化される。

【００２０】センスアンプ７０においては、Ｎチャネル
ＭＯＳトランジスタ７３とＰチャネルＭＯＳトランジス
タ７１は直列接続されており、ＰチャネルＭＯＳトラン
ジスタ７１とＰチャネルＭＯＳトランジスタ７２はカレ
ントミラー回路を構成しているので、ＮチャネルＭＯＳ
トランジスタ７３とＰチャネルＭＯＳトランジスタ７２
には同じ値の電流が流れる。ＩＯ線２１ａの電位がＩＯ
線２１ｂの電位よりも高い場合はＮチャネルＭＯＳトラ
ンジスタ７３およびＰチャネルＭＯＳトランジスタ７２
に流れる電流はＮチャネルＭＯＳトランジスタ７４に流
れる電流よりも大きくなり、その差電流が出力ノード７
６に流れ込み出力ノード７６の電位がプルアップされ
る。逆に、ＩＯ線２１ａの電位がＩＯ線２１ｂの電位よ
りも低い場合は、ＮチャネルＭＯＳトランジスタ７３お
よびＰチャネルＭＯＳトランジスタ７２に流れる電流が
ＮチャネルＭＯＳトランジスタ７４に流れる電流よりも
小さくなり、その差電流が出力ノード７６から流出し出
力ノード７６の電位がプルダウンされる。

【００２１】センスアンプ７０の出力ノード７６の電位
がプルアップされて「Ｈ」レベルになった場合には、ス
リーステートバッファ８０のＰチャネルＭＯＳトランジ
スタ８２が非導通状態になり、ＮチャネルＭＯＳトラン
ジスタ８３が導通状態になって、リードデータバス２３
からＮチャネルＭＯＳトランジスタ８３，８４を介して
接地ライン５１に電流が流出し、リードデータバス２３
の電位が「Ｌ」レベルにプルダウンされる。

【００２２】逆に、センスアンプ７０の出力ノード７６
の電位がプルダウンされて「Ｌ」レベルになった場合
は、スリーステートバッファ８０のＰチャネルＭＯＳト
ランジスタ８２が導通状態になり、ＮチャネルＭＯＳト
ランジスタ８３が非導通状態になって、電源ライン５０
からＰチャネルＭＯＳトランジスタ８１，８２を介し
て、リードデータバス２３に電流が流れ込み、図１３
（ｉ）に示すように、リードデータバス２３の電位が
「Ｈ」レベルにプルアップされる。

【００２３】出力バッファ２４はリードデータバス２３
のデータに対応して、読出データ信号２５を出力する。
リードデータバス２３が「Ｈ」レベルになった場合は、
図１３（ｊ）に示すように、出力バッファ２４から出力
される読出データ信号２５も「Ｈ」レベルとなる。

【００２４】アドレス遷移検知回路４から出力されたラ
ッチ信号１２が立上がると、出力ラッチ２６はリードデ
ータバス２３のデータをラッチする。すなわち、図１２
に示した出力ラッチ２６においてラッチ信号１２が
「Ｈ」レベルに立上がると、トランスファーゲート９１
が導通状態になる。たとえばリードデータバス２３が
「Ｈ」レベルである場合は、インバータ９３，９４，９
５の出力はそれぞれ「Ｌ」レベル、「Ｈ」レベルおよび
「Ｈ」レベルになる。この状態はラッチ信号１２が
「Ｌ」レベルに立下がって、トランスファーゲート９１
が非導通状態になった後も維持される。ラッチ終了後
に、ラッチ信号１２は非活性となる。その後、センスア
ンプ活性化信号１１、ワード線活性化信号１２が「Ｌ」
レベルに立下がり、読出動作が完了する。

【００２５】

【発明が解決しようとする課題】しかしながら、従来の
ＳＲＡＭにおいては、その動作電流が大きいという問題
があった。すなわち、図１０および図１１で示したよう
にセンスアンプ７０とスリーステートバッファ８０をセ
ンスアンプ活性化信号１１で同時に活性化させていたた
め、センスアンプ７０の出力ノード７６の電位が「Ｈ」
レベルまたは「Ｌ」レベルに確定しないうちに、スリー
ステートバッファ８０のトランジスタ８１，８４を導通
状態にさせることとなり、電源ライン５０からトランジ
スタ８１〜８４を介して接地ライン５１に貫通電流が流
れていた。

【００２６】また、従来のＳＲＡＭでは、センスアンプ
活性化信号１１が「Ｈ」レベルで、センスアンプ７０の
ＮチャネルＭＯＳトランジスタ７５が導通状態にある
間、ずっとセンスアンプ７０が直流電流を消費してい
た。

【００２７】また、従来のＳＲＡＭでは、データの読出
動作中ワード線１３ａ，１３ｂがずっと「Ｈ」レベルで
あり、カラム電流Ｉｃを消費していた。

【００２８】それゆえに、この発明の主たる目的は、動
作電流が小さな半導体記憶装置を提供することである。

【００２９】

【課題を解決するための手段】請求項１の発明の半導体
記憶装置は、行および列方向に配列された複数のメモリ
セルと、各メモリセル行に対応して設けられたワード線
と、各メモリセル列に対応して設けられた相補のビット
線対と、相補の入力ノード対を含み、該入力ノード対の
電位差を増幅するセンスアンプと、前記ビット線対と前
記センスアンプの入力ノード対の間に設けられたトラン
スファーゲートと、前記センスアンプの相補の出力が確
定したことを検知する検知手段と、前記検知手段の出力
により制御され、前記センスアンプの出力をデータバス
に出力するためのスリーステートバッファとを備えたこ
とを特徴としている。

【００３０】また、前記センスアンプは、それぞれの第
１の電極と第２の電極が前記入力ノード対のうちの一方
および他方入力ノードと第１の基準電位ラインの間に接
続され、それぞれの入力電極が前記他方および一方入力
ノードに接続される第１の導電形式の第１および第２の
トランジスタと、それぞれの第１の電極と第２の電極が
前記入力ノード対のうちの一方および他方入力ノードと
第２の基準電位ラインの間に接続され、それぞれの入力
電極が前記他方および一方入力ノードに接続される第２
の導電形式の第１および第２のトランジスタとを含むラ
ッチ型センスアンプであることとしてもよい。

【００３１】また、前記検知手段は、前記センスアンプ
の相補の出力を受ける論理積回路であることとしてもよ
い。

【００３２】また、さらに前記ワード線を選択状態にし
て所望のメモリセルを活性化し、前記センスアンプの入
力ノード対にそのメモリセルのデータに応じた電位差を
書込んだ後、前記トランスファーゲートを遮断して前記
センスアンプを活性化し、前記検知手段の検知出力に応
じて前記ワード線を非選択状態にし前記メモリセルを非
活性化する読出制御手段を備えてもよい。

【００３３】また、請求項５の発明の半導体記憶装置の
データの読出方法は、行および列方向に配列された複数
のメモリセルと、各メモリセル行に対応して設けられた
ワード線と、各メモリセル列に対応して設けられた相補
のビット線対と、相補の入力ノード対を含み、該入力ノ
ード対の電位差を増幅するセンスアンプと、前記ビット
線対と前記センスアンプの入力ノード対の間に設けられ
たトランスファーゲートと、前記センスアンプの相補の
出力が確定したことを検知する検知手段と、前記検知手
段の出力により制御され、前記センスアンプの出力をデ
ータバスに出力するためのスリーステートバッファとを
備えた半導体記憶装置において前記メモリセルのデータ
を読出す方法であって、前記ワード線を選択状態にして
所望のメモリセルを活性化し、前記センスアンプの入力
ノード対にそのメモリセルのデータに応じた電位差を書
込んだ後、前記トランスファーゲートを遮断して前記セ
ンスアンプを活性化し、前記検知手段の検知出力に応じ
て前記ワード線を非選択状態にし前記メモリセルを非活
性化することを特徴としている。

【００３４】また、請求項６の発明の半導体記憶装置の
データの読出方法は、行および列方向に配列された複数
のメモリセルと、各メモリセル行に対応して設けられた
ワード線と、各メモリセル列に対応して設けられた相補
のビット線対と、所望のメモリセルのデータを読出すた
めの読出手段と、前記所望のメモリセルが接続されたビ
ット線対と前記読出手段を接続するための列選択ゲート
とを備えた半導体記憶装置において所望のメモリセル行
のデータを連続的に読出す方法であって、前記所望のメ
モリセル行のワード線を所定時間だけ選択状態にして該
メモリセル行の各メモリセルのデータを、各メモリセル
が接続されたビット線対に一時的にストアし、その後前
記列選択ゲートによって各ビット線対と前記読出手段を
順次接続していくことにより前記メモリセル行のデータ
を連続的に読出すことを特徴としている。

【００３５】また、請求項７の発明の半導体記憶装置の
データの書込方法は、行および列方向に配列された複数
のメモリセルと、各メモリセル行に対応して設けられた
ワード線と、各メモリセル列に対応して設けられた相補
のビット線対と、所望のメモリセルにデータを書込むた
めの書込手段と、前記所望のメモリセルが接続されたビ
ット線対と前記書込手段を接続するための列選択ゲート
とを備えた半導体記憶装置において所望のメモリセル行
にデータを一挙に書込む方法であって、前記列選択ゲー
トによって各ビット線対と前記書込手段を順次接続して
いくことにより各ビット線対にデータを一時的にストア
し、その後前記所望のメモリセル行のワード線を所定時
間だけ選択状態にして該メモリセル行の各メモリセルに
データを一挙に書込むことを特徴としている。

【００３６】

【作用】請求項１の発明の半導体記憶装置にあっては、
センスアンプの相補の出力が確定したことを検知する検
知手段を設け、その検知出力によってスリーステートバ
ッファを活性化させる。したがって、センスアンプとス
リーステートバッファを同時に活性化させていた従来の
ように、スリーステートバッファに貫通電流が流れるこ
とがない。よって、動作電流を低減することができる。

【００３７】また、センスアンプはラッチ型センスアン
プであることとすれば、センスアンプの出力確定後にセ
ンスアンプが電流を消費することを防止することがで
き、さらに動作電流を低減できる。

【００３８】また、検知手段はセンスアンプの相補の出
力を受ける論理積回路であることとすれば、検知手段を
簡単に構成することができる。

【００３９】また、上記読出制御手段を設ければ、動作
電流を大幅に低減できる。すなわち、ワード線を選択状
態にして所望のメモリセルを活性化し、センスアンプの
入力ノード対にそのメモリセルのデータに応じた電位差
を書込んだ後、トランスファーゲートを遮断するので、
センスアンプの負荷を極めて小さくすることができる。
また、検知手段の検知出力に応じてワード線を非選択状
態にしメモリセルを非活性化するので、メモリセルに流
れるカラム電流を最小限にすることができる。

【００４０】また、請求項５の発明の半導体記憶装置の
データの読出方法も、請求項４の発明と同様の理由で動
作電流を低減できる。

【００４１】また、請求項６の発明の半導体記憶装置の
データの読出方法にあっては、まず所望のメモリセル行
のワード線を所定時間だけ１回選択状態にしてそのメモ
リセル行の各メモリセルのデータを各メモリセルが接続
されたビット線対に一時的にストアし、その後ビット線
対を順次読出手段に接続していくことによりデータを連
続的に読出す。したがって、ワード線を１回だけ選択状
態にすることで、１つのメモリセル行のすべてのメモリ
セルのデータを読出すことができ、１つのメモリセルの
データを読出すごとにワード線を１回選択状態にする必
要があった従来に比べ、カラム電流を大幅に削減でき
る。よって、装置の動作電流を低減できる。

【００４２】また、請求項７の発明の半導体記憶装置の
データの書込方法にあっては、まず列選択ゲートによっ
て各ビット線対と書込手段を順次接続していくことによ
り、各ビット線対にデータを一時的にストアし、その後
所望のメモリセル行のワード線を所定時間だけ選択状態
にして、そのメモリセル行の各メモリセルにデータを一
挙に書込む。したがって、ワード線を１回だけ選択状態
にすることで１つのメモリセル行のすべてのメモリセル
にデータを書込むことができ、１つのメモリセルにデー
タを書込むごとにワード線を１回選択状態にする必要が
あった従来に比べて、カラム電流を大幅に削減できる。
よって、装置の動作電流を低減できる。

【００４３】

【実施例】

［実施例１］図１はこの発明の第１実施例によるＳＲＡ
Ｍの構成を示すブロック図である。図１を参照して、こ
のＳＲＡＭが図８の従来のＳＲＡＭと異なる点は、セン
ス回路２２の代わりにセンス回路３９が設けられ、この
センス回路３９がロウアドレスデコーダ３に出力確定検
出信号３２を出力する点と、このセンス回路３９を活性
化させるためアドレス遷移検出回路４がセンスアンプ活
性化信号１１の代わりに２つのセンスアンプ活性化信号
１１′，１１″を出力する点である。

【００４４】図２はセンス回路３９の構成を示す回路図
である。図２を参照して、このセンス回路３９は、トラ
ンスファーゲート２７ａ，２７ｂ、ラッチ型センスアン
プ２８、出力確定検出信号発生回路３１およびスリース
テートバッファ３３を含む。

【００４５】トランスファーゲート２７ａ，２７ｂは、
それぞれＩＯ線２１ａ，２１ｂと、センスアンプ２８の
入出力ノード２９，３０の間に接続され、センスアンプ
活性化信号１１′によって制御される。トランスファー
ゲート２７ａ，２７ｂは、そのゲートにセンスアンプ活
性化信号１１′を受けるＰチャネルＭＯＳトランジスタ
で構成される。

【００４６】センスアンプ２８は、ＰチャネルＭＯＳト
ランジスタ５３，５４およびＮチャネルＭＯＳトランジ
スタ５５〜５７を含む。ＰチャネルＭＯＳトランジスタ
５３およびＮチャネルＭＯＳトランジスタ５５，５７
は、電源ライン５０と接地ライン５１の間に直列接続さ
れており、ＰチャネルＭＯＳトランジスタ５４およびＮ
チャネルＭＯＳトランジスタ５６は電源ライン５０とＮ
チャネルＭＯＳトランジスタ５７のドレインの間に直列
接続されている。トランジスタ５３，５５のゲートは共
通接続されるとともに、トランジスタ５４，５６の接続
ノードに接続されており、トランジスタ５４，５６のゲ
ートは共通接続されるとともに、トランジスタ５３，５
５の接続ノードに接続されている。トランジスタ５４，
５６の接続ノードは入出力ノード２９となり、トランジ
スタ５３，５５の接続ノードは入出力ノード３０とな
る。ＮチャネルＭＯＳトランジスタ５７のゲートはセン
スアンプ活性化信号１１″を受ける。

【００４７】出力確定検出信号発生回路３１は２入力Ｎ
ＡＮＤゲート３１ａで構成され、ＮＡＮＤゲート３１ａ
の入力ノードはセンスアンプ２８の入出力ノード２９，
３０に接続される。

【００４８】スリーステートバッファ３３は、Ｐチャネ
ルＭＯＳトランジスタ３４，ＮチャネルＭＯＳトランジ
スタ３５、３入力ＮＡＮＤゲート３６，３７およびイン
バータ３８を含む。ＰチャネルＭＯＳトランジスタ３４
およびＮチャネルＭＯＳトランジスタ３５は、電源ライ
ン５０と接地ライン５１の間に直接接続されており、Ｐ
チャネルＭＯＳトランジスタ３４とＮチャネルＭＯＳト
ランジスタ３５の接続ノードは、リードデータバス２３
に接続される。ＮＡＮＤゲート３６の３つの入力ノード
は、センスアンプ２８の入出力ノード２９と、センスア
ンプ２８のＮチャネルＭＯＳトランジスタ５７のゲート
と、出力確定検出信号発生回路３１を構成するＮＡＮＤ
ゲート３１ａの出力ノードとに接続され、ＮＡＮＤゲー
ト３６の出力ノードはＰチャネルＭＯＳトランジスタ３
４のゲートに接続される。ＮＡＮＤゲート３７の３つの
入力ノードは、センスアンプ２８の入出力ノード３０
と、センスアンプ２８のＮチャネルＭＯＳトランジスタ
５７のゲートと、出力確定検出信号発生回路３１を構成
するＮＡＮＤゲート３１ａの出力ノードとに接続され、
ＮＡＮＤゲート３７の出力ノードはインバータ３８を介
してＮチャネルＭＯＳトランジスタ３５のゲートに接続
される。

【００４９】他の構成は図８に示したＳＲＡＭと同様で
あるので説明は省略される。図３は図２で示したセンス
回路３９を活性化するためのセンスアンプ活性化信号１
１′，１１″を示すタイムチャートである。まず、図２
および図３を参照して、このセンス回路３９の読出動作
を詳細に説明する。

【００５０】センスアンプ活性化信号１１′は、図３
（ａ）に示すように、期間Ｔ１で「Ｌ」レベルであり、
期間Ｔ２〜Ｔ４で「Ｈ」レベルになり、期間Ｔ５で
「Ｌ」レベルになる。センスアンプ活性化信号１１″
は、図３（ｂ）に示すように、期間Ｔ１，Ｔ２で「Ｌ」
レベルであり、期間Ｔ３で「Ｈ」レベルになり、期間Ｔ
４、Ｔ５で「Ｌ」レベルになる。

【００５１】期間Ｔ１においては、センスアンプ活性化
信号１１′，１１″がともに「Ｌ」レベルであるので、
トランスファーゲート２７ａ，２７ｂはともに導通状態
であり、ＩＯ線対２１ａ，２１ｂの電位がセンスアンプ
２８の入出力ノード対２９，３０に入力されている。ま
た、センスアンプ活性化信号１１″が「Ｌ」レベルであ
るため、センスアンプ２８のＮチャネルＭＯＳトランジ
スタ５７が非導通状態であり、センスアンプ２８は非活
性である。このとき、スリーステートバッファ３３のＰ
チャネルＭＯＳトランジスタ３４のゲートは「Ｈ」レベ
ルとなり、またスリーステートバッファ３３のＮチャネ
ルＭＯＳトランジスタ３５のゲートは「Ｌ」レベルとな
るため、スリーステートバッファ３３の出力は「Ｈｉ−
Ｚ」となる。

【００５２】次に、期間Ｔ２においては、センスアンプ
活性化信号１１′が「Ｈ」レベルとなり、トランスファ
ーゲート２７ａ，２７ｂがともに非導通状態となる。こ
れによって、ＩＯ線対２１ａ，２１ｂはセンスアンプ２
８の入出力ノード対２９，３０と非接続状態となり、セ
ンスアンプ２８の負荷が軽減され、センス速度が改善さ
れるという効果がある。スリーステートバッファ３３の
出力は、センスアンプ活性化信号１１″が「Ｌ」レベル
であるため、期間Ｔ１と同様に「Ｈｉ−Ｚ」である。

【００５３】期間Ｔ３においては、センスアンプ活性化
信号１１′，１１″はともに「Ｈ」レベルとなるので、
センスアンプ２８が活性化され、センスアンプ２８は入
出力ノード対２９，３０の電位差を増幅する。入出力ノ
ード２９，３０のいずれかの電位がＮＡＮＤゲート３１
ａのしきい値を超えると、ＮＡＮＤゲート３１ａから出
力される出力確定検出信号３２は「Ｈ」レベルとなる。
これにより、入出力ノード２９の電位が「Ｈ」レベルな
らばＰチャネルＭＯＳトランジスタ３４のゲートが
「Ｌ」レベルとなり、電源ライン５０からＰチャネルＭ
ＯＳトランジスタ３４を介してリードデータバス２３に
電流が流入し、リードデータバス２３が「Ｈ」レベルに
プルアップされる。逆に、入出力ノード３０の電位が
「Ｈ」レベルならばＮチャネルＭＯＳトランジスタ３５
のゲートが「Ｈ」レベルとなり、リードデータバス２３
からＮチャネルＭＯＳトランジスタ３５を介して接地ラ
イン５１に電流が流出し、リードデータバス２３が
「Ｌ」レベルにプルダウンされる。

【００５４】ラッチ型センスアンプ２８は出力が確定し
た後は、直流電流を消費しないので消費電流を低減でき
る。すなわち、入出力ノード３０が「Ｈ」レベルであり
入出力ノード２９が「Ｌ」レベルであるときは、Ｐチャ
ネルＭＯＳトランジスタ５４とＮチャネルＭＯＳトラン
ジスタ５５が非導通状態となり、入出力ノード３０が
「Ｌ」レベルであり入出力ノード２９が「Ｈ」レベルで
あるときは、ＰチャネルＭＯＳトランジスタ５３とＮチ
ャネルＭＯＳトランジスタ５６が非導通状態となるた
め、電源ライン５０から接地ライン５１に直流電流が流
れることがない。また、スリーステートバッファ３３は
出力確定検出信号３２によって制御されるので、Ｐチャ
ネルＭＯＳトランジスタ３４およびＮチャネルＭＯＳト
ランジスタ３５が同時に導通することはなく、電源ライ
ン５０からトランジスタ３４，３５を介して接地ライン
５１に貫通電流が流れることがない。

【００５５】期間Ｔ４においては、再びセンスアンプ活
性化信号１１″が「Ｌ」レベルになるため、スリーステ
ートバッファ３３の出力は「Ｈｉ−Ｚ」となる。

【００５６】また、期間Ｔ５においては、さらにセンス
アンプ活性化信号１１″が「Ｌ」レベルになるため、ト
ランスファーゲート２７ａ，２７ｂが導通状態になり、
センスアンプ２８の入出力ノード対２９，３０はＩＯ線
対２１ａ，２１ｂと再び接続状態になる。

【００５７】図４は図１および図２で示したＳＲＡＭの
動作を示すタイムチャートである。以下、図１〜図４を
参照して、このＳＲＡＭ全体の読出動作を説明する。

【００５８】外部より入力されたロウアドレス信号１
は、この増幅信号および反転増幅信号を出力するための
ロウアドレスバッファ２へ与えられ、その出力はロウア
ドレスバッファ２から出力されるロウアドレス信号をデ
コーダするためのロウアドレスデコーダ３へ与えられる
とともに、アドレス遷移検出回路４へ与えられる。

【００５９】一方、外部より入力されたカラムアドレス
信号５は、この増幅信号および反転増幅信号を出力する
ためのカラムアドレスバッファ６へ与えられ、その出力
はカラムアドレスバッファ６から出力されるカラムアド
レス信号をデコードするためのカラムアドレスデコーダ
７へ与えられるとともに、アドレス遷移検知回路４へ与
えられる。カラムアドレスデコーダ７はカラムアドレス
信号５に対応したカラム選択線８ａ，８ｂを選択する。
たとえばカラム選択線８ａが選択された場合は、図４
（ｇ）に示すように、カラム選択線８ａが「Ｈ」レベル
に立上がり、応じてトランスファーゲート１９ａ，１９
ｂが導通状態になり、ビット線対１５ａ，１５ｂとＩＯ
線対２１ａ，２１ｂが導通する。

【００６０】アドレス遷移検知回路は、ロウアドレスお
よびカラムアドレスの遷移に対応してビット線イコライ
ズ信号９、ワード線活性化信号１０、センスアンプ活性
化信号１１′，１１″、ラッチ信号１２を発生する。信
号９〜１２のタイミングは、図４（ａ）〜（ｆ）に示さ
れるとおりである。ロウアドレスおよびカラムアドレス
の遷移に応じて、まずビット線イコライズ信号９が
「Ｌ」レベルに立下がり、次いでワード線活性化信号１
０が「Ｈ」レベルに立上がる。センスアンプ活性化信号
１１′はワード線活性化信号１０の立上がりに応じて
「Ｈ」レベルに立上がり、センスアンプ活性化信号１
１″およびラッチ信号１２はセンスアンプ活性化信号１
１′の立上がりに応じて「Ｈ」レベルに立上がる。

【００６１】メモリセル１４ａ，１４ｃ；１４ｂ，１４
ｄが接続されたビット線対１５ａ，１５ｂ；１６ａ，１
６ｂはビット線負荷１７ａ，１７ｂ；１８ａ，１８ｂに
よって予め電源電位にプリチャージされている。ビット
線イコライズ信号９が「Ｌ」レベルに立下がると、イコ
ライザ１７ｃ，１８ｃが導通し、ビット線対１５ａ，１
５ｂ；１６ａ，１６ｂの電位がイコライズされる。

【００６２】ロウアドレスデコーダ３はワード線活性化
信号１０で決定される期間、ロウアドレス信号１に対応
したワード線１３ａ，１３ｂを選択する。たとえばワー
ド線１３ａが選択された場合は、図４（ｈ）に示すよう
に、ワード線１３ａが「Ｈ」レベルに立上がり、応じて
メモリセル１４ａ，１４ｂが活性化される。

【００６３】メモリセル１４ａ，１４ｂが活性化される
と、メモリセル１４ａ，１４ｂの「Ｌ」レベルの記憶ノ
ード側に接続されるビット線負荷１７ａ，１７ｂの一
方、および１８ａ，１８ｂの一方からメモリセル１４
ａ，１４ｂにカラム電流Ｉｃが流れ込む。これにより、
ビット線１５ａ，１５ｂの一方、および１６ａ，１６ｂ
の一方の電位が徐々に下がり始める。これに従って、Ｉ
Ｏ線２１ａ，２１ｂの一方の電位も徐々に下がり始め
る。

【００６４】ＩＯ線対２１ａ，２１ｂはセンス回路３９
の入力に接続される。ＩＯ線対２１ａ，２１ｂの電位差
が十分開いた時点で、アドレス遷移検知回路４から出力
されたセンスアンプ活性化信号１１′が立上がると、セ
ンスアンプ２８の入出力ノード対２９，３０はＩＯ線対
２１ａ，２１ｂと非接続状態となる。

【００６５】次に、センスアンプ活性化信号１１″が立
上がると、センスアンプ２８は入出力ノード対２９，３
０の電位差を増幅し始める。これにより、入出力ノード
２９，３０のどちらか一方の電位が「Ｌ」レベルのしき
い値を超えると、ＮＡＮＤゲート３１ａは出力確定検出
信号３２を出力する。出力確定検出信号３２が「Ｈ」レ
ベルになると、スリーステートバッファ３３は出力可能
状態となるので、読出データに対応するデータをリード
データバス２３に出力する。一方、出力確定検出信号３
２はロウアドレスデコーダ３に入力され、ワード線１３
ａ，１３ｂを立下げるにも用いられる。この手法によ
り、ワード線１３ａ，１３ｂの活性期間を最小限にする
ことができ、カラム電流Ｉｃを低減することが可能とな
る。

【００６６】出力バッファ２４はリードデータバス２３
のデータに対応して読出データ信号２５を出力する。

【００６７】アドレス遷移検知回路４から出力されたラ
ッチ信号１２が立上がると、出力ラッチ２６はリードデ
ータバス２３のデータをラッチする。ラッチ終了後に、
ラッチ信号１２は「Ｌ」レベルに立下がる。その後、セ
ンスアンプ活性化信号１１″，１１′の順に「Ｌ」レベ
ルに立下がり、読出動作が完了する。

【００６８】この実施例においては、ラッチ型のセンス
アンプ３９を設けたので、センスアンプ３９の出力が確
定した後は、センスアンプ３９が直流電流を消費するこ
とがない。また、出力確定検出信号３２によってワード
線１３ａ，１３ｂを立下げるので、ワード線１３ａ，１
３ｂの活性期間を最小限にすることができ、カラム電流
Ｉｃを低減することが可能となる。したがって、ＳＲＡ
Ｍの消費電流を低減できる。

【００６９】［実施例２］図５はこの発明の第２実施例
によるＳＲＡＭの構成を示すブロック図、図６および図
７はそれぞれ図５に示したＳＲＡＭの読出動作および書
込動作を示すタイムチャートである。

【００７０】この実施例では、外部同期式の低消費電力
の連続読出動作（バーストリード）、連続書込動作（バ
ーストライト）について説明する。この実施例では便宜
上２ビットの連続読出および書込を説明するが、カラム
数を増やせばさらなる連続読出および書込動作が可能で
ある。

【００７１】まず、このＳＲＡＭの構成を説明する。図
５を参照して、このＳＲＡＭが図８の従来のＳＲＡＭと
異なる点は、アドレス遷移検知回路４、カラムアドレス
バッファ６およびカラムアドレスデコーダ７の代わりに
制御回路４０およびカラムアドレスカウンタ４４が設け
られている点と、ビット線負荷１７ａ，１７ｂ；１８
ａ，１８ｂを構成するＰチャネルＭＯＳトランジスタの
ゲートが接地ライン５１に接続される代わりにイコライ
ザ１７ｃ，１８ｃを構成するＰチャネルＭＯＳトランジ
スタのゲートに共通接続されている点である。また、こ
のＳＲＡＭは、ＩＯ線対２１ａ，２１ｂの電位を等しく
するためのイコライズ回路４５と、メモリセル１４ａ〜
１４ｄにデータを書込むための入力バッファ４７および
ライトドライバ４９を含む。他の構成は図８に示したＳ
ＲＡＭと同様であるので説明は省略される。

【００７２】次に、図５および図６を参照して、このＳ
ＲＡＭにおける連続読出動作について説明する。外部よ
り入力されたロウアドレス信号１は、この増幅信号およ
び反転増幅信号を出力するためのロウアドレスバッファ
２へ与えられる。ロウアドレスバッファ２の出力はロウ
アドレスバッファ２から出力されるロウアドレス信号を
デコードするためのロウアドレスデコーダ３へ与えられ
る。

【００７３】ロウアドレス信号１は、外部より入力され
る外部クロック信号５８の立上がりエッジにおいて、ア
ドレスストローブ信号５９が「Ｈ」レベルのとき、有効
になる。

【００７４】ライトイネーブル信号６０は、「Ｈ」レベ
ルのとき読出動作、「Ｌ」レベルのとき書込動作を指示
する信号であり、この場合は「Ｈ」レベルに固定されて
いる。

【００７５】外部クロック信号５８、アドレスストロー
ブ信号５９およびライトイネーブル信号６０の入力に応
じて、制御回路４０は、ビット線プリチャージ信号４
１、ワード線活性化信号４２、カラム選択制御信号４３
を発生する。

【００７６】ビット線プリチャージ信号４１が「Ｌ」レ
ベルになると、ビット線対１５ａ，１５ｂ；１６ａ，１
６ｂは電源電位にプリチャージされるが、ビット線プリ
チャージ信号４１が「Ｈ」レベルになると、ビット線負
荷１７ａ，１７ｂ；１８ａ，１８ｂはオフになるので、
ビット線対１５ａ，１５ｂ；１６ａ，１６ｂはフローテ
ィング状態になる。

【００７７】ロウアドレスデコーダ３はワード線活性化
信号４２が「Ｈ」レベルの期間、ロウアドレス信号１に
対応するワード線１３ａ，１３ｂを選択する。

【００７８】今、説明のためにワード線１３ａが選択さ
れたと仮定する。ワード線１３ａが「Ｈ」レベルに立上
がると、メモリセル１４ａ，１４ｂが活性化され、メモ
リセル１４ａ，１４ｂのデータによって、ビット線１５
ａ，１５ｂのどちらか一方、および１６ａ，１６ｂのど
ちらか一方の電位が急激に下がり、ビット線間の電位差
がひらく。

【００７９】ここで、ワード線１３ａの選択期間が長い
と、ビット線対１５ａ，１５ｂ；１６ａ，１６ｂの
「Ｌ」レベル側の電位は接地電位まで下がってしまうの
で、たとえばダイオード接続されたＮチャネルＭＯＳト
ランジスタでビット線１５ａ〜１６ｂをクランプしても
よい。この場合は、「Ｌ」レベル側のビット線電位は電
源電位からＮチャネルＭＯＳトランジスタのしきい値電
圧分しか下がらない。

【００８０】信号のビット線電位差が得られたところ
で、ワード線１３ａが立下がる。ワード線１３ａが立下
がっても、ビット線負荷１７ａ，１７ｂ；１８ａ，１８
ｂは非導通状態なので、リークを無視すればビット線電
位差はそのまま保持される。この状態は、メモリセル１
４ａ，１４ｂのデータをビット線対１５ａ，１５ｂ；１
６ａ，１６ｂに一時的にストアしたと考えることができ
る。

【００８１】カラムアドレスカウンタ４４はカラム選択
制御信号４３に応じてカラム選択線８ａ，８ｂを順に選
択する。まず、カラム選択線８ａが「Ｈ」レベルになる
と、トランスファーゲート１９ａ，１９ｂがともに導通
状態になり、ビット線対１５ａ，１５ｂとＩＯ線対２１
ａ，２１ｂが接続される。これにより、ビット線対１５
ａ，１５ｂの電位差はＩＯ線対２１ａ，２１ｂに伝達さ
れる。

【００８２】センスアンプ２２は、ＩＯ線対２１ａ，２
１ｂの電位差を増幅し、リードデータバス２３にデータ
を出力する。出力バッファ２４はリードデータバス２３
のデータに対応して読出データ信号２５を出力する。出
力ラッチ２６は適当なタイミングでリードデータバス２
３のデータをラッチする。

【００８３】カラム選択制御信号４３が「Ｌ」レベルに
なると、カラム選択線８ａは非選択状態となり、トラン
スファーゲート１９ａ，１９ｂはともに非導通状態にな
り、ビット線対１５ａ，１５ｂとＩＯ線対２１ａ，２１
ｂは非接続状態になる。

【００８４】カラム選択制御信号４３が「Ｌ」レベルに
なるとイコライズ回路４５はＩＯ線対２１ａ，２１ｂの
電位を電源電位にプリチャージおよびイコライズする。

【００８５】次に、カラム選択制御信号４３が「Ｈ」レ
ベルになると、カラムアドレスカウンタ４４はカラム選
択線８ｂを選択する。カラム選択線８ｂが「Ｈ」レベル
になると、トランスファーゲート２０ａ，２０ｂがとも
に導通状態になり、ビット線対１６ａ，１６ｂとＩＯ線
対２１ａ，２１ｂが接続される。これにより、ビット線
対１６ａ，１６ｂの電位差はＩＯ線対２１ａ，２１ｂに
伝達される。

【００８６】センスアンプ２２はＩＯ線対２１ａ，２１
ｂの電位差を増幅し、リードデータバス２３にデータを
出力する。出力バッファ２４はリードデータバス２３の
データに対応して読出データ信号２５を出力する。出力
ラッチ２６は適当なタイミングでリードデータバス２３
のデータをラッチする。

【００８７】カラム選択制御信号４３が「Ｌ」レベルに
なると、カラム選択線８ｂは非選択状態となり、トラン
スファーゲート２０ａ，２０ｂはともに非導通状態にな
り、ビット線対１６ａ，１６ｂとＩＯ線対２１ａ，２１
ｂは非接続状態となる。カラム選択制御信号４３が
「Ｌ」レベルになると、イコライズ回路４５がＩＯ線対
２１ａ，２１ｂの電位を電源電位にプリチャージする。

【００８８】以上で２ビットの連続読出動作を説明した
が、カラム数を増やせばさらなる連続読出が可能であ
る。

【００８９】以上の連続読出動作において、ワード線１
３ａが立上がるのは１回だけであるので、カラム電流Ｉ
ｃを大幅に削減でき、ひいてはＳＲＡＭの動作電流の削
減につながる。

【００９０】次に、図５および図７を参照して、このＳ
ＲＡＭにおける連続書込動作について説明する。外部よ
り入力されたロウアドレス信号１は、この増幅信号およ
び反転増幅信号を出力するためのロウアドレスバッファ
２へ与えられる。ロウアドレスバッファ２の出力はロウ
アドレスバッファ２から出力されるロウアドレス信号を
デコーダするためのロウアドレスデコーダ３へ与えられ
る。

【００９１】ロウアドレス信号１は、外部より入力され
る外部クロック信号３７の立上がりエッジにおいて、ア
ドレスストローブ信号５９が「Ｈ」レベルのとき、有効
になる。

【００９２】ライトイネーブル信号６０は「Ｈ」レベル
のとき読出動作、「Ｌ」レベルのとき書込動作を指示す
る信号であり、この場合は「Ｌ」レベルのパルスが入力
される。

【００９３】外部クロック信号５８の立上がりエッジに
おいて、ライトイネーブル信号５９が「Ｌ」レベルであ
ると、書込データ入力４６が入力バッファ４７に取込ま
れる。入力バッファ４７はライトデータバス４８に書込
データを出力する。

【００９４】一方、制御回路４０は、外部クロック信号
５８、アドレスストローブ信号５９およびライトイネー
ブル信号６０の入力に応じて、ビット線プリチャージ信
号４１、ワード線活性化信号４２、カラム選択制御信号
４３を発生する。書込動作の場合には、ビット線プリチ
ャージ信号４１は「Ｈ」レベルに固定される。カラム選
択制御信号４３が「Ｈ」レベルになると、カラムアドレ
スカウンタ４４はカラム選択線８ａを選択する。カラム
選択線８ａが「Ｈ」レベルになると、カラム選択ゲート
１９ａ，１９ｂがともに導通状態になり、ビット線対１
５ａ，１５ｂとＩＯ線対２１ａ，２１ｂが接続される。

【００９５】ライトドライバ４９はライトデータバス４
８のデータに対応して、ＩＯ線対２１ａ，２１ｂのどち
らか一方の電位を接地電位まで引抜くので、同時にビッ
ト線対１５ａ，１５ｂのどちらか一方の電位も接地電位
まで引抜かれる。

【００９６】カラム選択制御信号４３が「Ｌ」レベルに
なると、カラム選択線８ａは非選択状態となり、トラン
スファーゲート１９ａ，１９ｂがともに非導通状態にな
り、ビット線対１５ａ，１５ｂとＩＯ線対２１ａ，２１
ｂが非接続状態になる。

【００９７】しかし、ビット線負荷１７ａ，１７ｂは非
導通状態なので、ビット線対１５ａ，１５ｂとＩＯ線２
１ａ，２１ｂが非接続状態になってもビット線電位差は
そのまま保持される。

【００９８】次の周期において、外部クロック信号５８
の立上がりエッジで、ライトイネーブル信号６０が
「Ｌ」レベルであると、書込データ入力４６が入力バッ
ファ４７に取込まれる。入力バッファ４７はライトデー
タバス４８に書込データを出力する。

【００９９】カラム選択制御信号４３が「Ｈ」レベルに
なると、カラムアドレスカウンタ４４はカラム選択線８
ｂを選択する。カラム選択線８ｂが「Ｈ」レベルになる
と、トランスファーゲート２０ａ，２０ｂがともにオン
になり、ビット線対１６ａ，１６ｂとＩＯ線対２１ａ，
２１ｂが接続される。

【０１００】ライトドライバ４９はライトデータバス４
８のデータに対応して、ＩＯ線対２１ａ，２１ｂのどち
らか一方の電位を接地電位まで引抜くので、同時にビッ
ト線対１６ａ，１６ｂのどちらか一方の電位も接地電位
まで引抜かれる。

【０１０１】カラム選択制御信号４３が「Ｌ」レベルに
なると、カラム選択線８ｂは非選択状態となり、カラム
選択ゲート２０ａ，２０ｂがともに非導通状態になり、
ビット線対１６ａ，１６ｂとＩＯ線対２１ａ，２１ｂが
非接続状態になる。

【０１０２】しかし、ビット線負荷１８ａ，１８ｂは非
導通状態なので、ビット線対１６ａ，１６ｂとＩＯ線対
２１ａ，２１ｂが非接続状態になってもビット線電位差
はそのまま保持される。

【０１０３】このようにビット線対１５ａ，１５ｂ；１
６ａ，１６ｂに書込データがストアされた時点で、ワー
ド線活性化信号４２が「Ｈ」レベルに立上がると、ロウ
アドレスデコーダ３はロウアドレス信号１に対応したワ
ード線１３ａ，１３ｂを選択する。

【０１０４】今、説明のために、ワード線１３ａが選択
されたと仮定する。ワード線１３ａが「Ｈ」レベルに立
上がると、メモリセル１４ａ，１４ｂが活性化され、ビ
ット線対１５ａ，１５ｂ；１６ａ，１６ｂに一時的にス
トアされていた書込データがメモリセル１４ａ，１４ｂ
に書込まれる。

【０１０５】以上で２ビットの連続書込動作を説明した
が、カラム数を増やせばさらなる連続書込が可能であ
る。

【０１０６】以上説明したように、この発明により、外
部同期式の低消費電力な連続読出動作（バーストリー
ド）、連続書込動作（バーストライト）が実現できる。
この実施例では便宜上２ビットの連続読出および連続書
込を説明したが、カラム数を増やせばさらなる連続読出
および連続書込動作が可能である。

【０１０７】

【発明の効果】以上のように、請求項１の発明の発明の
半導体記憶装置にあっては、センスアンプの相補の出力
が確定したことを検知する検知手段を設け、その検知出
力によってスリーステートバッファを活性化させるの
で、センスアンプとスリーステートバッファを同時に活
性化させていた従来のようにスリーステートバッファに
貫通電流が流れることがない。したがって、装置の動作
電流を低減できる。

【０１０８】また、ラッチ型のセンスアンプを用いれ
ば、センスアンプの出力が確定した後にセンスアンプが
電流を消費することがないので、さらに動作電流を低減
できる。

【０１０９】また、検知手段をセンスアンプの相補の出
力を受ける論理積回路で構成すれば、検知手段を簡単に
構成することができる。

【０１１０】また、上記読出制御手段を設ければ、動作
電流を大幅に低減できる。つまり、ワード線を選択状態
にして所望のメモリセルを活性化し、センスアンプの入
力ノード対にそのメモリセルのデータに応じた電位差を
書込んだ後、トランスファーゲートを遮断するので、セ
ンスアンプの負荷を極めて小さくすることができる。ま
た、検知手段の検知出力に応じてワード線を非選択状態
にしメモリセルを非活性化するので、メモリセルに流れ
るカラム電流を最小限にすることができる。

【０１１１】また、請求項５の発明の半導体記憶装置の
データの読出方法も、請求項４の発明と同様の理由で動
作電流を低減できる。

【０１１２】また、請求項６の発明の半導体記憶装置の
データの読出方法にあっては、ワード線を選択状態にし
て所望のメモリセル行の各メモリセルのデータをビット
線対に一時的にストアし、その後ビット線対を順次読出
手段に接続していくことによりデータを連続的に読出
す。したがって、ワード線を１回だけ選択状態にするこ
とで、１つのメモリセル行のすべてのメモリセルのデー
タを読出すことができ、１つのメモリセルのデータを読
出すごとにワード線を１回選択状態にする必要があった
従来に比べ、カラム電流を大幅に削減できる。よって、
装置の動作電流を低減できる。

【０１１３】また、請求項７の発明の半導体記憶装置の
データの書込方法にあっては、列選択ゲートによって各
ビット線対と書込手段を順次接続していくことにより各
ビット線対にデータを一時的にストアし、その後所望の
メモリセル行のワード線を所定時間だけ選択状態にし
て、そのメモリセル行の各メモリセルにデータを一挙に
書込む。したがって、ワード線を１回だけ選択状態にす
ることで１つのメモリセル行のすべてのメモリセルにデ
ータを書込むことができ、１つのメモリセルにデータを
書込むごとにワード線を１回選択状態にする必要があっ
た従来に比べて、カラム電流を大幅に削減できる。よっ
て、装置の動作電流を低減できる。

【図面の簡単な説明】

【図１】 この発明の第１実施例によるＳＲＡＭの構成
を示すブロック図である。

【図２】 図１に示したＳＲＡＭのセンス回路の構成を
示す回路図である。

【図３】 図２に示したセンス回路を活性化させるため
のセンスアンプ活性化信号を示すタイムチャートであ
る。

【図４】 図１に示したＳＲＡＭのデータの読出動作を
示すタイムチャートである。

【図５】 この発明の第２実施例によるＳＲＡＭの構成
を示すブロック図である。

【図６】 図５に示したＳＲＡＭのデータの連続読出動
作を示すタイムチャートである。

【図７】 図５に示したＳＲＡＭのデータの連続書込動
作を示すタイムチャートである。

【図８】 従来のＳＲＡＭの構成を示すブロック図であ
る。

【図９】 図８に示したＳＲＡＭのメモリセルの構成を
示す回路図である。

【図１０】 図８に示したＳＲＡＭのセンス回路の構成
を示す回路図である。

【図１１】 図１０に示したセンス回路のスリーステー
トバッファの構成を示す回路図である。

【図１２】 図８に示したＳＲＡＭの出力ラッチの構成
を示す回路図である。

【図１３】 図８に示したＳＲＡＭの読出動作を示すタ
イムチャートである。

【符号の説明】

２ ロウアドレスバッファ、３ ロウアドレスデコー
ダ、４ アドレス遷移検知回路、６ カラムアドレスバ
ッファ、７ カラムアドレスデコーダ、８ａ，８ｂ カ
ラム選択線、１３ａ，１３ｂ ワード線、１４ａ〜１４
ｄ メモリセル、１５ａ，１５ｂ；１６ａ，１６ｂ ビ
ット線対、１７ａ，１７ｂ；１８ａ，１８ｂ ビット線
負荷、１７ｃ，１８ｃ イコライザ、２１ａ，２１ｂ
ＩＯ線対、２２，３９ センス回路、２３ リードデー
タバス、２４ 出力バッファ、２６出力ラッチ、２７
ａ，２７ｂ トランスファーゲート、２８ ラッチ型セ
ンスアンプ、２９，３０ 入出力ノード、３１ 出力確
定検出信号発生回路、３３スリーステートバッファ、４
０ 制御回路、４４ カラムアドレスカウンタ、４５
イコライズ回路、４７ 入力バッファ、４８ ライトデ
ータバス、４９ ライトドライバ、５０ 電源ライン、
５１ 接地ライン、５２ カラム選択ゲート。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 行および列方向に配列された複数のメモ
   リセルと、 各メモリセル行に対応して設けられたワード線と、 各メモリセル列に対応して設けられた相補のビット線対
   と、 相補の入力ノード対を含み、該入力ノード対の電位差を
   増幅するセンスアンプと、 前記ビット線対と前記センスアンプの入力ノード対の間
   に設けられたトランスファーゲートと、 前記センスアンプの相補の出力が確定したことを検知す
   る検知手段と、 前記検知手段の出力により制御され、前記センスアンプ
   の出力をデータバスに出力するためのスリーステートバ
   ッファとを備えたことを特徴とする、半導体記憶装置。
2. 【請求項２】 前記センスアンプは、 それぞれの第１の電極と第２の電極が前記入力ノード対
   のうちの一方および他方入力ノードと第１の基準電位ラ
   インの間に接続され、それぞれの入力電極が前記他方お
   よび一方入力ノードに接続される第１の導電形式の第１
   および第２のトランジスタと、 それぞれの第１の電極と第２の電極が前記入力ノード対
   のうちの一方および他方入力ノードと第２の基準電位ラ
   インの間に接続され、それぞれの入力電極が前記他方お
   よび一方入力ノードに接続される第２の導電形式の第１
   および第２のトランジスタとを含むラッチ型センスアン
   プであることを特徴とする、請求項１に記載の半導体記
   憶装置。
3. 【請求項３】 前記検知手段は、前記センスアンプの相
   補の出力を受ける論理積回路であることを特徴とする、
   請求項１または２に記載の半導体記憶装置。
4. 【請求項４】 さらに前記ワード線を選択状態にして所
   望のメモリセルを活性化し、前記センスアンプの入力ノ
   ード対にそのメモリセルのデータに応じた電位差を書込
   んだ後、前記トランスファーゲートを遮断して前記セン
   スアンプを活性化し、前記検知手段の検知出力に応じて
   前記ワード線を非選択状態にし前記メモリセルを非活性
   化する読出制御手段を備えたことを特徴とする、請求項
   １ないし３のいずれかに記載の半導体記憶装置。
5. 【請求項５】 行および列方向に配列された複数のメモ
   リセルと、 各メモリセル行に対応して設けられたワード線と、 各メモリセル列に対応して設けられた相補のビット線対
   と、 相補の入力ノード対を含み、該入力ノード対の電位差を
   増幅するセンスアンプと、 前記ビット線対と前記センスアンプの入力ノード対の間
   に設けられたトランスファーゲートと、 前記センスアンプの相補の出力が確定したことを検知す
   る検知手段と、 前記検知手段の出力により制御され、前記センスアンプ
   の出力をデータバスに出力するためのスリーステートバ
   ッファとを備えた半導体記憶装置において前記メモリセ
   ルのデータを読出す方法であって、 前記ワード線を選択状態にして所望のメモリセルを活性
   化し、前記センスアンプの入力ノード対にそのメモリセ
   ルのデータに応じた電位差を書込んだ後、前記トランス
   ファーゲートを遮断して前記センスアンプを活性化し、
   前記検知手段の検出出力に応じて前記ワード線を非選択
   状態にし前記メモリセルを非活性化することを特徴とす
   る、半導体記憶装置のデータの読出方法。
6. 【請求項６】 行および列方向に配列された複数のメモ
   リセルと、 各メモリセル行に対応して設けられたワード線と、 各メモリセル列に対応して設けられた相補のビット線対
   と、 所望のメモリセルのデータを読出すための読出手段と、 前記所望のメモリセルが接続されたビット線対と前記読
   出手段を接続するための列選択ゲートとを備えた半導体
   記憶装置において所望のメモリセル行のデータを連続的
   に読出す方法であって、 前記所望のメモリセル行のワード線を所定時間だけ選択
   状態にして該メモリセル行の各メモリセルのデータを、
   各メモリセルが接続されたビット線対に一時的にストア
   し、その後前記列選択ゲートによって各ビット線対と前
   記読出手段を順次接続していくことにより前記メモリセ
   ル行のデータを連続的に読出すことを特徴とする、半導
   体記憶装置のデータの読出方法。
7. 【請求項７】 行および列方向に配列された複数のメモ
   リセルと、 各メモリセル行に対応して設けられたワード線と、 各メモリセル列に対応して設けられた相補のビット線対
   と、 所望のメモリセルにデータを書込むための書込手段と、 前記所望のメモリセルが接続されたビット線対と前記書
   込手段を接続するための列選択ゲートとを備えた半導体
   記憶装置において所望のメモリセル行にデータを一挙に
   書込む方法であって、 前記列選択ゲートによって各ビット線対と前記書込手段
   を順次接続していくことにより各ビット線対にデータを
   一時的にストアし、その後前記所望のメモリセル行のワ
   ード線を所定時間だけ選択状態にして該メモリセル行の
   各メモリセルにデータを一挙に書込むことを特徴する、
   半導体記憶装置のデータの書込方法。