JPH0273594A - 半導体メモリ用充電等化回路 - Google Patents

半導体メモリ用充電等化回路

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JPH0273594A
JPH0273594A JP1175383A JP17538389A JPH0273594A JP H0273594 A JPH0273594 A JP H0273594A JP 1175383 A JP1175383 A JP 1175383A JP 17538389 A JP17538389 A JP 17538389A JP H0273594 A JPH0273594 A JP H0273594A
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JP
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signal
equalization
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charge equalization
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JP1175383A
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Byeongyun Kim
キム・ビョンギュウン
Sangki Hwang
ワング・サングキ
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体メモリ用充電等化回路に関し、特に
、多分割されたメモリアレイの信号線対のための充電等
化回路に関する。
［従来の技術］ 半導体メモリ素子の高集積化および高速化を図るため、
スタティックＲＡＭのセルアレイを多分割する技法が一
般に知られている。
第４図は、従来のメモリセルアレイ多分割方式を説明す
るブロック図である。第４図を参照して、このメモリア
レイはｎ個のセクションＳ１ないしＳｎによって構成さ
れ、各セクションごとに設けられたセクションデコーダ
ＳＤから出力されるセクション解読信号Ｓ　Ｓ’　１に
よって各セクションＳ１ないしＳｎが選択される。また
、各セクションＳ１ないしＳｎ中のセクションワード線
ＷＬＳは、メインワード線ＷＬＭの信号およびセクショ
ンデコーダＳＤのセクション解読信号ＳＳＩの組合わせ
に応答して選択される。ビット線プリチャージ部ＢＰは
、セクション解読信号ＳＳＩおよびビット線等化メイン
パルスφＢＬｒ’ｌの組合わせ信号φａＬｓに応答して
動作する。
第５図は、第４図に示した回路で使用される各信号を発
生する回路のブロック図である。行アドレスバッファＲ
ＡＢおよび短パルス発生器５ＰＧ１は、外部アドレス信
号ＸＡｋを受けるように接続される。同様に、セクショ
ンアドレスバッファＳＡＢおよび短パルス発生器５ＰＧ
２は、外部アドレス信号ＺＡｊを受けるように接続され
る。さらに、列アドレスバッファＣＡＢおよび短パルス
発生器５ＰＧ３は、外部アドレス信号ＹＡｉを受けるよ
うに接続される。
行アドレスバッファＲＡＢおよびセクションアドレスバ
ッファＳＡＢから出力される信号は、それぞれ行プリデ
コーダＲＰＤおよびセクションプリデコーダＳＰＤを介
して、ビット線等化メインパルスφＢＬＭ用駆動信号お
よびセクション解読信号ＳＳＩとして出力される。列ア
ドレスバッファＣＡＢの出力信号は、列プリデコーダＣ
ＰＤを介して制御信号ＣＤとして出力される。一方、φ
ＰＸ信号発生器Ｇ１は、短パルス発生器５ＰＣＩおよび
５ＰＧ２の出力信号５ＰＧｋおよび５ＰＧｊに応答して
信号φＰＸを出力する。また、φＰ７信号発生器Ｇ２は
、パルス発生器５ＰＧ３の出力信号５ＰＧｉに応答して
信号φＰＹを出力する。
信号φＰＸは２つのインバータＩＩＯおよび１１１に与
えられ、ビット線等化メインパルスφ８Ｌ１．ｌが得ら
れる。また、信号φＦＸおよびφＰＹは、ＮＯＲゲート
Ｎ０ＩＯおよび遅延回路ＤＹＩＯに与えられ、データ線
等化メインパルスφ、Ｌ。が得られる。
第６図は、第４図を具体化した従来の分割ビ・ソト線メ
モリアレイを示す回路図である。また、第７図は、その
動作を説明するタイミング図である。
第５図ないし第７歯を参照して、次に動作について説明
する。
ビット線およびデータ線の充電等化時には、入力アドレ
ス信号に応答して短パルス発生器５ＰＧ１ないし５ＰＧ
３から短パルス５ＰＧｋ、５ＰＧｊおよび５ＰＧｉが発
生される。信号発生器Ｇ１およびＧ２は、パルス５ＰＧ
ｋ、５ＰＧｊおよび５ＰＧｉに応答して信号φＦＸおよ
びφＰＹを出力する。したがって、ビット線等化メイン
パルスφｌｓＬ＋１およびデータ線等化パルスφＤＬＭ
が出力される。等化メインパルスφ８Ｌ１１およびφ。
Ｌｌ、ｌは、アドレス信号が入力されたときからセクシ
ョン解読信号ＳＳＩの立下がりまでの遅延時間ｔ１に動
作安定性を考慮しまた余裕時間ｍｔｌを加えた時点以後
に出力されるようになっている。
すなわち、該当セクションは、セクション解読信号ＳＳ
Ｉによってまず選択された後、時間ｍｔ１の後に低レベ
ルのビット線等化パルスφ［１Ｌ１１およびデータ線等
化パルスφＤＬＭが出力され、第６図に示したトランジ
スタＴＰＩないしＴＰ６の駆動によって充電および等化
がなされる。このとき、非選択状態のトランジスタＴＮ
ＩおよびＴＮ２によってビット線の充電が一部進行され
るが、これらのトランジスタの大きさは読出速度と動作
電流とを考慮しなければならないので、ビット線の充電
速度は非常に緩慢に進行することになり、実質的な充電
のための助けにはならない。すなわち、前記セクション
解読信号ＳＳＩは、アドレス入力後から最短時間内に反
転してビット線等化メインパルスφＢ、。およびデータ
線等化メインパルスφＯＬＭがアクティブになる（パル
スが立下がる）前までに余裕時間ｍｔｌを持つように設
計される。
［発明が解決しようとする課題］ しかしながら、動作環境によってｍｔｌ＜０になる場合
、すなわち、時間ｍｔｌを十分に確保できない場合があ
り、前述のセクションビット線等化パルスφＢＬＳおよ
びデータ線等化パルスφ。
５．のパルス幅が短くなって、セクションビット線ＢＬ
Ｓおよびセクションデータ線ＤＬＳを十分に充電等化す
ることができないことがある。その結果、セクションを
選択するためのセクション解読信号ＳＳＩによってメモ
リ全体としての動作速度が遅延され、場合によっては動
作が不安定になるという課題があった。
この発明は、上記のような課題を解決するためになされ
たもので、複数のセクションに分割されたメモリアレイ
中の信号線対を確実に充電等化することか可能な半導体
メモリ用充電等化回路を得ることを目的とする。
［課題を解決するための手段］ この発明にかかる半導体メモリ用充電等化回路は、複数
のセクションに分割されたメモリアレイ中のデータ信号
入出力用信号線対を予め充電等化する複数の充電等化手
段と、アドレス信号に応答して複数のセクションの１つ
を選択する選択手段とを含む。選択されたセクションの
充電等化手段は、選択手段に応答して信号線対の充電等
化を停止する。
［作用コ この発明における半導体メモリ用充電等化回路では、メ
モリアレイの各セクションにおいて信号線対が充電等化
手段により予め充電等化される。
その後、アドレス信号に基づいてセクションが選択され
、選択されたセクションにおける充電等化手段の充電等
化が停止される。このように、メモリアレイの各セクシ
ョンにおいてセクションの選択にかかわらず予め信号線
対が充電等化されているので、確実なメモリ動作が可能
となる。
［発明の実施例］ 第１図は、この発明の一実施例を示すメモリアレイ多分
割方式を説明するブロック図である。また、第２図は、
それを具体化した充電等化回路を示す回路図である。第
２図を参照して、この充電等化回路は、セクション解読
信号ＳＳＩを受けるように接続されたインバータ１１お
よびＩ２と、各インバータ１１およびＩ２の出力に接続
されたＮＡＮＤ回路ＮＡＩおよびＮＡ２と、ＮＡＮＤ回
路ＮＡＩおよびＮＡ２のそれぞれの出力に接続されたイ
ンバータＩ３およびＩ４とを含む。ＮＡＮＤ回路ＮＡＩ
は、一方入力がインバータ１１の出力に接続され、他方
入力がビット線等化メインパルスφ［１ｃｍを受けるよ
うに接続される。一方、ＮＡＮＤ回路ＮＡ２は、一方入
力がインバータＩ２の出力に接続され、他方入力がデー
タ線等化メインパルスφＤＬＭを受けるように接続され
る。
インバータ■３からセクションビット線等化パルスφＢ
ＬＳが出力され、インバータ■４からセクションデータ
線等化パルスφＤＬＳが出力される。
他の回路部分は第６図に示した従来の回路と同様である
ので説明が省略される。
第３図は、第２図に示した充電等化回路の動作を説明す
るタイミング図である。第２図、第３図および第５図を
参照して、次に動作について説明る。
アドレス信号が変化しないとき（アドレス信号が与えら
れないとき）、第５図に示した短パルス発生器ＳＰＣ；
１ないし５ＰＧ３は低レベルの信号５ＰＧｋ、５ＰＧｊ
、５ＰＧｉを出力する。したがって、信号発生器Ｇ１お
よびＧ２は、高レベルの信号φＰＸおよびφｐｙを出力
する。信号φＰつはインバータ回路１１０およびＩｌｌ
によって駆動され、高レベルのビット線環化メインパル
スφＢ、閂が出力される。また、信号φＰＸおよびφｐ
ｙがＮＯＲゲートＮ０１０に与えられ、その出力信号が
遅延回路ＤＹＩＯを介して高レベルのデータ線等化メイ
ンパルスφＤＬＭとして出力される。一方、セクション
プリデコーダＳＰＤは、そのセクションが選択されない
とき、高レベルのセクション解読信号ＳＳＩを出力する
。したがって、セクションビット線等化パルスφ［１ｔ
ｓおよびセクションデータ線等化パルスφＤＬＳが低レ
ベルを維持することになるので、ビット線ＢＬｎおよび
ＢＬｎとデータ線ＤＬＳおよびＤＬＳとが充電等化され
ることになる。そして、当該セクションが選択されるま
で充電等化が維持されることになる。
次に、アドレス信号が変化する（アドレス信号か与えら
れる）と、短パルス発生器５ＰＣＩないＬＳＰＧ３から
短パルスが出力される。信号発生器Ｇ１およびＧ２は、
これに応答して低レベルの信号φＰＸおよびφＰＹをそ
れぞれ出力する。信号φＰＸおよびφｐｙの立下がりか
ら一定時間遅延された後、等化メインパルスφ８Ｌｉお
よびφＤＬうか低レベルに立下がる。アドレス信号の入
力後、時間ｔ１か経過した後セクション解読信号ＳＳＩ
が低レベルに立下がるのであるが、これは等化メインパ
ルスφＢＬＭおよびφＤＬ＋１が低レベルに立下がる時
点より遅くなるように設計される。したかって、アドレ
スの変化に応答してビット線等化メインパルスφＢＬＭ
か低レベルに立下カルと、ＮＡＮＤ回路Ｎ　Ａ　１　ノ
Ｐ　Ｍ　ＯＳ　トランジスタＴＰ２３がオンし、ＮＭＯ
ＳトランジスタＴＮ２３はオフする。このとき、セクシ
ョン解読信号ＳＳＩが高レベルであるので、インバータ
■１は低レベルの信号を出力し、ＮＡＮＤ回路ＮＡＩの
ＰＭＯＳトランジスタＴＰ２２はオンし、ＮＭＯＳトラ
ンジスタＴＮ２２がオフする。その結果、ＮＡＮＤ回路
から高レベルの信号が出力され、インバータＩ３によっ
て反転される。したがって、セクンヨンピット線等化パ
ルスφＢ１．は引き続き低レベルに保たれる。
一方、セクションデータ線等化パルスφＤＬＳについて
も、同様に低レベルに維持される。
アドレス信号が変化してから時間ｔ１が経過した後、セ
クション解読信号ＳＳ］が低レベルに立下がる。したが
って、各ＮＡＮＤ回路Ｎ　Ａ　１およびＮＡ２の各ＮＭ
ＯＳトランジスタＴＮ２２およびＴＮ２６がオンする。
しかしなから、各Ｎ　Ｍ　ＯＳトランジスタＴＮ２３お
よびＴＮ２７がオンし続けるので、等化メインパルスφ
ＦＳｔｍおよびφＤＬ１１が引き続き低レベルに保たれ
る。しがし、セクション解読信号ＳＳＩの立下がりから
時間ｍｔ２が経過した後に、ビット線等化メインパルス
φＢＬヵが高レベルに立上がり、ＮＡＮＤ回路ＮＡ１の
ＮＭＯＳトランジスタＴＮ２３がオンする。
したがって、ＮＡＮＤ回路ＮＡＩは、低レベルの信号を
出力し、これに応答して、セクションビット線等化パル
スφＢＬＳが高レベルに立上がる。
ここで、信号ＳＳＩの立下がりから信号φＢＬＳの立上
がりまでの時間ｍｔ２を余裕時間としている。
データ線等化メインパルスφＤＬｌ’ｌはビット線等化
メインパルスφ８．ｒ１より多少遅く立上がる。
この立上がりに応答してＮＡＮＤ回路ＮＡ２が回路ＮＡ
Ｉと同様に動作するので、セクションデータ線等化パル
スφＤＬＳ　も同様に立上がる。
したがって、セクションビット線等化回路ＥＱ１のＰＭ
Ｏ３）ランジスタＴＰＩＩないしＴＰＩ３とセクション
データ線等化回路ＥＱ２のＰＭＯＳトランジスタＴＰ１
４ないしＴＰ１６とが充電等化動作を確実に完了した後
、次のメモリ動作が遂行されることになる。
このように、メモリアレイのセクションが非選択になっ
たときからセクション解読信号ＳＳ］に応答してセクシ
ョンデータ線ＤＬＳおよびセクションビット線ＢＬＳの
充電等化が始まり、したがって、そのセクションか選択
されるときには既に充電等化が十分になされていること
になる。
これに加えて、セクション解読信号ＳＳＩの立下がりか
らビット線等化メインパルスφＢ、門およびデータ線等
化メインパルスφ。ＬＭの立上がりまでに時間ｍｔ２の
余裕が得られるように設計されているので、従来の方式
と比較して、ビット線等化メインパルスφＢＬｆｉのパ
ルス幅くらいの信号ＳＳ１の動作余裕か生じることにな
る。
したがって、ビット線対およびデータ線対の充電等化を
確実に、かつ、完全に行なうことができ、メモリ動作が
安定化され、さらには動作速度を増加させることも可能
となる。
〔発明の効果〕
以上のように、この発明によれば、メモリアレイの各セ
クション中の信号線対を予め充電等化する充電等化手段
か設けられたので、信号線対を確実に充電等化すること
が可能な半導体メモリ用充電等化回路が得られた。
【図面の簡単な説明】
第１図は、この発明の一実施例を示すメモリアレイ多分
割方式を説明するブロック図である。第２図は、第１図
に示した回路を具体的に示す半導体メモリ用充電等化回
路の回路図である。第３図は、第２図に示した回路の動
作を説明するためのタイミング図である。第４図は、従
来のセルアレイ多分割方式を説明するブロック図である
。第５図は、第２図および第６図に示した回路で使用さ
れる各信号を発生する回路のブロック図である。 第６図は、第４図に示した回路を具体的に示す従来の半
導体メモリ用充電等化回路の回路図である。 第７図は、第６図に示した回路の動作を説明するための
タイミング図である。 図において、ＮＡＩ、ＮＡ２はＮＡＮＤ回路、ＥＱＩは
ビット線等化回路、ＥＱ２はデータ線等化回路、ＳＳ１
はセクション解読信号、φＢＬうはビット線等化メイン
パルス、φＤｕｌｌはデータ線等化メインパルスである
。

Claims (3)

    【特許請求の範囲】
  1. （１）複数のセクションに分割されたメモリアレイを有
    する半導体メモリ用充電等化回路であって、 前記メモリアレイの各セクションの中には、相反する２
    つの電圧レベルにより規定されるデータ信号を入出力す
    るための少なくとも１つの信号線対が設けられている、
    そのような前記充電等化回路であって、 前記メモリアレイの各セクション中に設けられた信号線
    対を予め充電等化する複数の充電等化手段と、 アドレス信号に応答して前記複数のセクションの１つを
    選択する選択手段とを含み、 前記選択手段によって選択されたセクションの前記充電
    等化手段は、選択手段に応答して信号線対の充電等化を
    停止する、半導体メモリ用充電等化回路。
  2. （２）前記半導体メモリ用充電等化回路は、さらに、ア
    ドレス信号の遷移を検出する検出手段を含み、 前記充電等化手段は、前記検出手段および選択手段から
    の出力信号に応答して動作する論理回路手段を含む、請
    求項（１）に記載の半導体メモリ用充電等化回路。
  3. （３）前記信号線対は、ビット線対またはデータ線対の
    少なくともいずれかを含む、請求項（１）または（２）
    のいずれかに記載の半導体メモリ用充電等化回路。
JP1175383A 1988-07-21 1989-07-05 半導体メモリ用充電等化回路 Pending JPH0273594A (ja)

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