JP2996400B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 （第５図） 発明が解決しようとする課題（第６図） 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１〜４図） 発明の効果 〔概 要〕 半導体記憶装置に関し、 読み出し速度の高速化を図ることを目的とし、 複数のワード線及び複数のビット線対並びに該ワード
線とビット線対の交差部に設けられた複数のメモリセル
を有するメモリセルアレイと、前記複数のワード線のう
ちの一つを選択するワードデコーダと、前記複数のビッ
ト線対とデータ線とを選択的に接続する複数の接続手段
と、前記複数の接続手段を選択するコラムデコーダと、
前記ビット線対に所定の電位差が生じたことを検出して
前記コラムデコーダの動作を開始させる動作開始信号を
出力する信号出力手段と、を有し、前記信号出力手段内
に、前記ワードデコーダの動作に応答して出力される信
号が不活性を示している間、前記信号出力手段の電源供
給路を遮断するトランジスタを設けることを特徴とす
る。
線とビット線対の交差部に設けられた複数のメモリセル
を有するメモリセルアレイと、前記複数のワード線のう
ちの一つを選択するワードデコーダと、前記複数のビッ
ト線対とデータ線とを選択的に接続する複数の接続手段
と、前記複数の接続手段を選択するコラムデコーダと、
前記ビット線対に所定の電位差が生じたことを検出して
前記コラムデコーダの動作を開始させる動作開始信号を
出力する信号出力手段と、を有し、前記信号出力手段内
に、前記ワードデコーダの動作に応答して出力される信
号が不活性を示している間、前記信号出力手段の電源供
給路を遮断するトランジスタを設けることを特徴とす
る。
本発明は、半導体記憶装置に関し、特に、読み出し速
度の高速化を意図した半導体記憶装置に関する。
度の高速化を意図した半導体記憶装置に関する。
近時、微細化技術の進展に伴って半導体装置は一段と
高集積化される傾向にあり、特にDRAM（dynamic random
access memory）等の半導体記憶装置は、その記憶容量
を飛躍的に増大させている。一方、半導体記憶装置には
大容量化に伴うビットコストの低減のみならず、動作速
度（例えば、読み出し速度）に対しても、より高速化を
達成することが求められている。
高集積化される傾向にあり、特にDRAM（dynamic random
access memory）等の半導体記憶装置は、その記憶容量
を飛躍的に増大させている。一方、半導体記憶装置には
大容量化に伴うビットコストの低減のみならず、動作速
度（例えば、読み出し速度）に対しても、より高速化を
達成することが求められている。
一般に、DRAM等の半導体記憶装置における読み出し動
作は、最初に１つのワード線対を活性化させ、このワー
ド線対に接続された全てのメモリセル情報をビット線対
に取り出した後、１つのビット線対を指定してこのビッ
ト線対および上述のワード線対の交点に接続された１つ
のメモリセルの情報を読み出している。
作は、最初に１つのワード線対を活性化させ、このワー
ド線対に接続された全てのメモリセル情報をビット線対
に取り出した後、１つのビット線対を指定してこのビッ
ト線対および上述のワード線対の交点に接続された１つ
のメモリセルの情報を読み出している。
第５図は読み出し時におけに各部波形のタイミングを
示す図である。第５図において、WDはワード選択信号、
S/Aはセンスアンプ駆動信号、CLはコラム選択信号、BL
およびXBLはビット線対の各線の電位を表している。
示す図である。第５図において、WDはワード選択信号、
S/Aはセンスアンプ駆動信号、CLはコラム選択信号、BL
およびXBLはビット線対の各線の電位を表している。
今、ワードアドレス信号に基づいて１つのワード線対
が選択され活性化されると、これに伴ってWDが立上が
る。次いで、S/Aが立上がるとセンスアンプが動作を開
始し、BL、XBL間の電位差を増幅する。そして、S/Aの立
上がりから一定時間Tdを経過すると、CLが立上がり、コ
ラムアドレス信号で指定された１つのBL、XBL間電位差
を取り出し、メモリセル情報として出力する。
が選択され活性化されると、これに伴ってWDが立上が
る。次いで、S/Aが立上がるとセンスアンプが動作を開
始し、BL、XBL間の電位差を増幅する。そして、S/Aの立
上がりから一定時間Tdを経過すると、CLが立上がり、コ
ラムアドレス信号で指定された１つのBL、XBL間電位差
を取り出し、メモリセル情報として出力する。
しかしながら、このような従来の半導体記憶装置にあ
っては、CLの立上がり時間を、S/Aの立上がりから一定
の時間Td経過後とし、さらに、このTdの設定にあたって
は、BL、XBLに充分な電位差がつけられる予測時間Tdff
のバラツキを考慮して、所定の余裕時間＋αを加えて
（Td＝Tdff＋α）とする構成となっていたため、例え
ば、BL、XBLに充分な電位差がつけられる実際の時間Tdf
f′が上記Tdffよりも早い場合でも、CLの立上がりが上
記（Tdff＋α）で一義的に決定されてしまうので、
〔（Tdff＋α）−Tdff′〕だけ読み出し速度に遅延を生
じるといった問題点があった。
っては、CLの立上がり時間を、S/Aの立上がりから一定
の時間Td経過後とし、さらに、このTdの設定にあたって
は、BL、XBLに充分な電位差がつけられる予測時間Tdff
のバラツキを考慮して、所定の余裕時間＋αを加えて
（Td＝Tdff＋α）とする構成となっていたため、例え
ば、BL、XBLに充分な電位差がつけられる実際の時間Tdf
f′が上記Tdffよりも早い場合でも、CLの立上がりが上
記（Tdff＋α）で一義的に決定されてしまうので、
〔（Tdff＋α）−Tdff′〕だけ読み出し速度に遅延を生
じるといった問題点があった。
特に、拡散容量の低減化技術や1/2Vccビット線プリセ
ットチャージ方式などを駆使した高速読み出しメモリセ
ルを用いた半導体記憶装置にあっては、上記Tdff′が充
分に高速に行われているにも拘らず、実際の読み出し速
度がTd（Td＝Tdff＋α）で規制されてしまい、第６図に
示すように無駄時間Tx（Tx＝Td−Tdff′）が生じるので
性能向上の面で問題が大きい。
ットチャージ方式などを駆使した高速読み出しメモリセ
ルを用いた半導体記憶装置にあっては、上記Tdff′が充
分に高速に行われているにも拘らず、実際の読み出し速
度がTd（Td＝Tdff＋α）で規制されてしまい、第６図に
示すように無駄時間Tx（Tx＝Td−Tdff′）が生じるので
性能向上の面で問題が大きい。
本発明は、このような問題点に鑑みてなされたもの
で、ビット線対につけられる実際の電位差に基づいてCL
の立上がりタイミングを決定することにより、読み出し
速度の高速化を図ることを目的としている。
で、ビット線対につけられる実際の電位差に基づいてCL
の立上がりタイミングを決定することにより、読み出し
速度の高速化を図ることを目的としている。
請求項１に係る発明は、複数のワード線及び複数のビ
ット線対並びに該ワード線とビット線対の交差部に設け
られた複数のメモリセルを有するメモリセルアレイと、
前記複数のワード線のうちの一つを選択するワードデコ
ーダと、前記複数のビット線対とデータ線とを選択的に
接続する複数の接続手段と、前記複数の接続手段を選択
するコラムデコーダと、前記ビット線対に所定の電位差
が生じたことを検出して前記コラムデコーダの動作を開
始させる動作開始信号を出力する信号出力手段と、を有
し、前記信号出力手段内に、前記ワードデコーダの動作
に応答して出力される信号が不活性を示している間、前
記信号出力手段の電源供給路を遮断するトランジスタを
設けることを特徴とする。
ット線対並びに該ワード線とビット線対の交差部に設け
られた複数のメモリセルを有するメモリセルアレイと、
前記複数のワード線のうちの一つを選択するワードデコ
ーダと、前記複数のビット線対とデータ線とを選択的に
接続する複数の接続手段と、前記複数の接続手段を選択
するコラムデコーダと、前記ビット線対に所定の電位差
が生じたことを検出して前記コラムデコーダの動作を開
始させる動作開始信号を出力する信号出力手段と、を有
し、前記信号出力手段内に、前記ワードデコーダの動作
に応答して出力される信号が不活性を示している間、前
記信号出力手段の電源供給路を遮断するトランジスタを
設けることを特徴とする。
これによれば、ワードデコーダの動作に応答して出
力される信号により信号出力手段が活性化されると、こ
の信号出力手段は、ビット線対の実際の電位差に応答し
てコラムデコーダの動作を開始させる動作開始信号を出
力する。したがって、コラムデコーダの動作、すなわち
複数のビット線対とデータ線とを選択的に接続する複数
の接続手段の一つを選択する動作（要するにメモリセル
の読み出し動作）がビット線対の実際の電位差に追随し
たものとなり、たとえば拘束のメモリセルに対してもそ
の高速性を遺憾なく発揮して読み出し速度の高速化が図
られるうえ、信号出力手段が活性化されない間、すな
わち信号出力手段の非動作期間では当該信号出力手段に
動作電流が流れ込まないため、無駄な電力消費も抑制さ
れる。
力される信号により信号出力手段が活性化されると、こ
の信号出力手段は、ビット線対の実際の電位差に応答し
てコラムデコーダの動作を開始させる動作開始信号を出
力する。したがって、コラムデコーダの動作、すなわち
複数のビット線対とデータ線とを選択的に接続する複数
の接続手段の一つを選択する動作（要するにメモリセル
の読み出し動作）がビット線対の実際の電位差に追随し
たものとなり、たとえば拘束のメモリセルに対してもそ
の高速性を遺憾なく発揮して読み出し速度の高速化が図
られるうえ、信号出力手段が活性化されない間、すな
わち信号出力手段の非動作期間では当該信号出力手段に
動作電流が流れ込まないため、無駄な電力消費も抑制さ
れる。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明の一実施例を示す図である。
まず、構成を説明する。第１図において、１は半導体
記憶装置であり、半導体記憶装置１は、外部からのワー
ドアドレス信号WADに従って複数のワード線（図では一
対の線の一方を省略している）WL0〜WLnの１つを選択す
るとともに、この選択に際してワード選択信号WDを出力
するワードデコーダ２と、複数のワード線および複数の
ビット線対（図では対の１つを示している）BL、XBLの
各交差点にメモリセルＭ（DMはダミーセル）が接続さ
れ、このメモリセルＭをマトリクス状に配列したメモリ
セルアレイ３と、ビット線対BL、XBLの各対毎に設けら
れ、センスアンプ駆動信号S/Aに従って動作してBL、XBL
間の電位差を増幅するセンスアンプ４と、ビット線対B
L、XBLの各対毎に設けられ、コラム選択信号CLに従って
１つのBL、XBLをデータバス５に接続する接続手段６
と、所定の動作開始信号STが入力されると、コラムアド
レス信号CADに基づくコラム選択動作を開始し、該当す
る接続手段６に対してコラム選択信号CLを出力するコラ
ムデコーダ７と、ワードデコーダ２からのWDが入力され
ている間、ビット線対BL、XBL間の電位差をモニタし、
この電位差が所定の大きさ（Vdff）になったとき、動作
開始信号STを出力する信号出力回路（発明の要旨に記載
の信号出力手段に相当する）８と、備えている。
記憶装置であり、半導体記憶装置１は、外部からのワー
ドアドレス信号WADに従って複数のワード線（図では一
対の線の一方を省略している）WL0〜WLnの１つを選択す
るとともに、この選択に際してワード選択信号WDを出力
するワードデコーダ２と、複数のワード線および複数の
ビット線対（図では対の１つを示している）BL、XBLの
各交差点にメモリセルＭ（DMはダミーセル）が接続さ
れ、このメモリセルＭをマトリクス状に配列したメモリ
セルアレイ３と、ビット線対BL、XBLの各対毎に設けら
れ、センスアンプ駆動信号S/Aに従って動作してBL、XBL
間の電位差を増幅するセンスアンプ４と、ビット線対B
L、XBLの各対毎に設けられ、コラム選択信号CLに従って
１つのBL、XBLをデータバス５に接続する接続手段６
と、所定の動作開始信号STが入力されると、コラムアド
レス信号CADに基づくコラム選択動作を開始し、該当す
る接続手段６に対してコラム選択信号CLを出力するコラ
ムデコーダ７と、ワードデコーダ２からのWDが入力され
ている間、ビット線対BL、XBL間の電位差をモニタし、
この電位差が所定の大きさ（Vdff）になったとき、動作
開始信号STを出力する信号出力回路（発明の要旨に記載
の信号出力手段に相当する）８と、備えている。
第２図は信号出力回路８の一例を示す回路図であり、
Ｅ・Ｅ構成の例を示す。第２図において、信号出力回路
８は、電源VccとVss（Vccの電源線は発明の要旨に記載
の第１の電源線に相当し、Vssの電源線は同要旨に記載
の第２の電源線に相当する）の間に、以下の４つのＮチ
ャネルMOSFET（T1〜T4）をトーテムポール接続して構成
されている。すなわち、T1は負荷トランジスタ、T2はWD
が“H"に立上がると導通するトランジスタ（発明の要旨
に記載の遮断手段に相当する）、T3はBLが“H"に立上が
ると導通するトランジスタ、T4はXBLが“H"に立上がる
と導通するトランジスタである。すなわち、信号出力回
路８は、BL、XBLがVccにプリチャージされている読み出
し前において、T3、T4が導通しており、このとき、WDが
“H"に立上がってT2が導通しても、T2とT3間のノード
は充電されずにほぼ0V（ほぼVss）を維持している。そ
して、BL、XBLに電位差がつきはじめてBL、XBLの一方が
“L"に落ちはじめると、T3あるいはT4の一方が非導通へ
と変化しはじめ、の電位がVccに向けて上昇する。T3
あるいはT4の一方が完全に非導通になると、の電位は
Vcc−Vth1（但し、Vth1:T1のスレッショルド電圧）にな
り、このの電圧は動作開始信号STとして出力される。
このように、信号出力回路８はBL、XBLにつけられた電
位差を検出し、この検出に応答して動作開始信号STを出
力している。
Ｅ・Ｅ構成の例を示す。第２図において、信号出力回路
８は、電源VccとVss（Vccの電源線は発明の要旨に記載
の第１の電源線に相当し、Vssの電源線は同要旨に記載
の第２の電源線に相当する）の間に、以下の４つのＮチ
ャネルMOSFET（T1〜T4）をトーテムポール接続して構成
されている。すなわち、T1は負荷トランジスタ、T2はWD
が“H"に立上がると導通するトランジスタ（発明の要旨
に記載の遮断手段に相当する）、T3はBLが“H"に立上が
ると導通するトランジスタ、T4はXBLが“H"に立上がる
と導通するトランジスタである。すなわち、信号出力回
路８は、BL、XBLがVccにプリチャージされている読み出
し前において、T3、T4が導通しており、このとき、WDが
“H"に立上がってT2が導通しても、T2とT3間のノード
は充電されずにほぼ0V（ほぼVss）を維持している。そ
して、BL、XBLに電位差がつきはじめてBL、XBLの一方が
“L"に落ちはじめると、T3あるいはT4の一方が非導通へ
と変化しはじめ、の電位がVccに向けて上昇する。T3
あるいはT4の一方が完全に非導通になると、の電位は
Vcc−Vth1（但し、Vth1:T1のスレッショルド電圧）にな
り、このの電圧は動作開始信号STとして出力される。
このように、信号出力回路８はBL、XBLにつけられた電
位差を検出し、この検出に応答して動作開始信号STを出
力している。
第３図は信号出力回路８の他の例を示す回路図であ
り、CMOS構成の例を示す。なお、図中○印のついたトラ
ンジスタはＰチャネルMOSFETを表し、○印をつけていな
いトランジスタはＮチャネルMOSFETを表している。
り、CMOS構成の例を示す。なお、図中○印のついたトラ
ンジスタはＰチャネルMOSFETを表し、○印をつけていな
いトランジスタはＮチャネルMOSFETを表している。
第３図において、信号出力回路８は、BLが“L"のとき
導通するトランジスタT5と、XBLが“L"のとき導通する
トランジスタT5′と、WDが“H"のとき導通するトランジ
スタ（発明の要旨に記載の遮断手段に相当する）T6およ
びT6′と、BLが“H"のとき導通するトランジスタT7と、
XBLが“H"のとき導通するトランジスタT8と、を有し、T
5、T6、T7、T8をトーテムポール接続し、さらにT5およ
びT6とT5′およびT6′とをノードを共通にして並列に
接続している。このようにしても、BL、XBLがVccにプリ
チャージされている間、はT7およびT8を介してVssに
接続されほぼ＝Vssとなり、そして、BL、XBLの一方が
“L"になると（すなわち、セル情報が読み出される
と）、T7、T8の一方が非導通に変化するとともに、T5、
T5′の一方が導通し、WD＝“H"で導通に変化したT6と
T6′を介してがVccに充電され、このの電位が動作
開始信号STとして出力される。
導通するトランジスタT5と、XBLが“L"のとき導通する
トランジスタT5′と、WDが“H"のとき導通するトランジ
スタ（発明の要旨に記載の遮断手段に相当する）T6およ
びT6′と、BLが“H"のとき導通するトランジスタT7と、
XBLが“H"のとき導通するトランジスタT8と、を有し、T
5、T6、T7、T8をトーテムポール接続し、さらにT5およ
びT6とT5′およびT6′とをノードを共通にして並列に
接続している。このようにしても、BL、XBLがVccにプリ
チャージされている間、はT7およびT8を介してVssに
接続されほぼ＝Vssとなり、そして、BL、XBLの一方が
“L"になると（すなわち、セル情報が読み出される
と）、T7、T8の一方が非導通に変化するとともに、T5、
T5′の一方が導通し、WD＝“H"で導通に変化したT6と
T6′を介してがVccに充電され、このの電位が動作
開始信号STとして出力される。
次に、作用を説明する。
ワードアドレス信号WADが入力されると、ワードデコ
ーダ２はWADをデコードして１つのワード線対を選択す
る（以下、選択されたワード線対を選択ワード線対とい
う）。選択ワード線対にはワード方向に複数のメモリセ
ルが接続されており、また、各メモリセルにはそれぞれ
ビット線対が接続されているので、ビット線対にはメモ
リセルの記憶情報（以下、セル情報という）に応じた電
位差（BL＝“H"、XBL＝“L"あるいはBL＝“L"、XBL＝
“H"）がつけられる。
ーダ２はWADをデコードして１つのワード線対を選択す
る（以下、選択されたワード線対を選択ワード線対とい
う）。選択ワード線対にはワード方向に複数のメモリセ
ルが接続されており、また、各メモリセルにはそれぞれ
ビット線対が接続されているので、ビット線対にはメモ
リセルの記憶情報（以下、セル情報という）に応じた電
位差（BL＝“H"、XBL＝“L"あるいはBL＝“L"、XBL＝
“H"）がつけられる。
一方、ワードデコーダ２からは、WADのデコードに伴
ってワード選択信号WDが出力（WD＝“H"）されており、
このWDおよび上述のビット線対の電位差は、信号出力回
路８に入力されている。
ってワード選択信号WDが出力（WD＝“H"）されており、
このWDおよび上述のビット線対の電位差は、信号出力回
路８に入力されている。
第２図に示す信号出力回路８において、今、仮に、WD
＝“H"、BL、XBL＝“H"とすると、T1〜T4の全てが導通
し、はほぼVssに保たれている。このとき、BL、XBLに
電位差（例えば、XBLが“L"に変化）がつきはじめる
と、T4は非導通側へと変化していく。そして、BL、XBL
間の電位差が比較的大きくなると（このときの電位差を
Vdffとする）、T4は完全に非導通となり、の電位はVc
c−Vth1まで高められ、この高められた電位が動作開始
信号STとして出力される。すなわち、動作開始信号ST
（）の電位は、BL、XBLの電位差に応答して上昇する
ので、例えば、ワード線対の活性化から、BL、XBLの電
位差がつけられるまでの時間が比較的に早い高速読み出
しメモリセルの場合では、そのBL、XBLの早い変化に追
随して高速に動作開始信号STを出力することができる。
＝“H"、BL、XBL＝“H"とすると、T1〜T4の全てが導通
し、はほぼVssに保たれている。このとき、BL、XBLに
電位差（例えば、XBLが“L"に変化）がつきはじめる
と、T4は非導通側へと変化していく。そして、BL、XBL
間の電位差が比較的大きくなると（このときの電位差を
Vdffとする）、T4は完全に非導通となり、の電位はVc
c−Vth1まで高められ、この高められた電位が動作開始
信号STとして出力される。すなわち、動作開始信号ST
（）の電位は、BL、XBLの電位差に応答して上昇する
ので、例えば、ワード線対の活性化から、BL、XBLの電
位差がつけられるまでの時間が比較的に早い高速読み出
しメモリセルの場合では、そのBL、XBLの早い変化に追
随して高速に動作開始信号STを出力することができる。
再び第１図において、動作開始信号STはコラムデコー
ダ７に加えられ、コラムデコーダ７はこの動作開始信号
STの入力によってコラムアドレス信号CADに基づくコラ
ム選択信号CLの出力動作を開始する。これにより、所定
の接続手段６が指定されてその接続手段６に対応したビ
ット線対BL、XBLとデータバス５との接続が行われる。
その結果、データバス５上にワードアドレス信号WADお
よびコラムアドレス信号CADで選択された１つのメモリ
セルＭ内のセル情報が読み出される。
ダ７に加えられ、コラムデコーダ７はこの動作開始信号
STの入力によってコラムアドレス信号CADに基づくコラ
ム選択信号CLの出力動作を開始する。これにより、所定
の接続手段６が指定されてその接続手段６に対応したビ
ット線対BL、XBLとデータバス５との接続が行われる。
その結果、データバス５上にワードアドレス信号WADお
よびコラムアドレス信号CADで選択された１つのメモリ
セルＭ内のセル情報が読み出される。
このように本実施例では、BL、XBLの実際の電位差に
応答してコラムデコーダ７の動作を開始させる動作開始
信号STを出力している。
応答してコラムデコーダ７の動作を開始させる動作開始
信号STを出力している。
したがって、本実施例の動作タイミングを第４図に示
すように、信号出力回路８のノード（すなわち、ST）
の電位変化がBL、XBLの電位差Vdffに応答したものとな
り、例えばVdffが図示位置よりも早目に現れた場合（図
示位置よりも左側）では、STもこのVdffに追随して図中
左側に移動する。その結果、CLも同様に追随して移動
し、Vdffに応答した読み出し動作が行われ、例えば高速
のメモリセルに対してもその高速性をいかんなく発揮し
て読み出し速度の高速化を図ることができる。なお、第
４図中のWD、S/A、CLは、Vcc以上にブーストされるもの
を示しているが、ブーストされないものにも本発明は適
用される。
すように、信号出力回路８のノード（すなわち、ST）
の電位変化がBL、XBLの電位差Vdffに応答したものとな
り、例えばVdffが図示位置よりも早目に現れた場合（図
示位置よりも左側）では、STもこのVdffに追随して図中
左側に移動する。その結果、CLも同様に追随して移動
し、Vdffに応答した読み出し動作が行われ、例えば高速
のメモリセルに対してもその高速性をいかんなく発揮し
て読み出し速度の高速化を図ることができる。なお、第
４図中のWD、S/A、CLは、Vcc以上にブーストされるもの
を示しているが、ブーストされないものにも本発明は適
用される。
また、信号出力回路８に入力するBL、XBLについて
は、特定のビット線対から取り出してもよいし、あるい
はダミービット線対から取り出してもよいし、冗長ビッ
ト線対を有しているものでは、この冗長ビット線対を流
用してもよい。このようにしても、信号出力回路８に電
位差が入力されるので、同様な作用効果が得られる。
は、特定のビット線対から取り出してもよいし、あるい
はダミービット線対から取り出してもよいし、冗長ビッ
ト線対を有しているものでは、この冗長ビット線対を流
用してもよい。このようにしても、信号出力回路８に電
位差が入力されるので、同様な作用効果が得られる。
本発明では、高速のメモリセルに対してもその高速性
を遺憾なく発揮して読み出し速度の高速化を図ることが
できるうえ、無駄な電力消費も抑制できるという格別有
利な効果が得られる。
を遺憾なく発揮して読み出し速度の高速化を図ることが
できるうえ、無駄な電力消費も抑制できるという格別有
利な効果が得られる。
第１〜４図は本発明の一実施例を示す図であり、 第１図はその要部のブロック図、 第２図はその信号出力回路の一例を示す回路図、 第３図はその信号出力回路の他の例を示す回路図、 第４図はその作用を説明するための主要信号波形図、 第５図は従来の半導体記憶装置の主要信号波形図、 第６図は従来の高速化メモリセルを備えた半導体記憶装
置の主要信号波形図である。 ２……ワードデコーダ、 ３……メモリセルアレイ、 ６……接続手段、 ７……コラムデコーダ、 ８……信号出力回路（信号出力手段）、 WL0〜WLn……ワード線、 BL、XBL……ビット線対、 Ｍ……メモリセル、 T6、T6′……トランジスタ（遮断手段）。
置の主要信号波形図である。 ２……ワードデコーダ、 ３……メモリセルアレイ、 ６……接続手段、 ７……コラムデコーダ、 ８……信号出力回路（信号出力手段）、 WL0〜WLn……ワード線、 BL、XBL……ビット線対、 Ｍ……メモリセル、 T6、T6′……トランジスタ（遮断手段）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 康宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 永山 宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 藤川 雅章 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 佐藤 一 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭61−22492（ＪＰ，Ａ) 特開 昭60−247896（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のワード線及び複数のビット線対並び
に該ワード線とビット線対の交差部に設けられた複数の
メモリセルを有するメモリセルアレイと、 前記複数のワード線のうちの一つを選択するワードデコ
ーダと、 前記複数のビット線対とデータ線とを選択的に接続する
複数の接続手段と、 前記複数の接続手段を選択するコラムデコーダと、 前記ビット線対に所定の電位差が生じたことを検出して
前記コラムデコーダの動作を開始させる動作開始信号を
出力する信号出力手段と、を有し、 前記信号出力手段内に、前記ワードデコーダの動作に応
答して出力される信号が不活性を示している間、前記信
号出力手段の電源供給路を遮断するトランジスタを設け
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093836A JP2996400B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093836A JP2996400B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01264693A JPH01264693A (ja) | 1989-10-20 |
| JP2996400B2 true JP2996400B2 (ja) | 1999-12-27 |
Family
ID=14093476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093836A Expired - Fee Related JP2996400B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996400B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743934B2 (ja) * | 1984-05-23 | 1995-05-15 | 株式会社日立製作所 | 半導体装置 |
| JPS6122492A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1988
- 1988-04-15 JP JP63093836A patent/JP2996400B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01264693A (ja) | 1989-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |