JPS6061986A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6061986A JPS6061986A JP58170680A JP17068083A JPS6061986A JP S6061986 A JPS6061986 A JP S6061986A JP 58170680 A JP58170680 A JP 58170680A JP 17068083 A JP17068083 A JP 17068083A JP S6061986 A JPS6061986 A JP S6061986A
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- Japan
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- output
- memory cell
- bit line
- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、相補形集積回路メモリ（以下ＣＭＯ８ＲＡ
Ｍと称す。）において内部信号を同期することにより、
振幅電圧を小さくし充電電流を減少させ、アクセス・タ
イムを速くさせる方法に関するものである。
Ｍと称す。）において内部信号を同期することにより、
振幅電圧を小さくし充電電流を減少させ、アクセス・タ
イムを速くさせる方法に関するものである。
従来のエツジ・センス方式の０ＭＯ８ＲＡＭには、第１
図に示すものがあった。図において、（１）はアドレス
入力端子、（２）はアドレス入力信号の波形のエツジの
変化を検出するエツジ検出回路、（３）は複数個のエツ
ジ検出回路の出力をまとめるノア回路、（４）はメモリ
セルのデータを伝達するためのビット線、（５）はビッ
ト線を充電するためのプリチャージ信号φ１、（６）は
（５）のプリチャージ信号φ１を発生させるプリチャー
ジ信号発生回路、（７）はプリチャージ信号によりビッ
ト線を充電するためのトランジスタ、（８）はメモリセ
ルを選択するワード線、（９）は（８）のワード線を制
御するワード線制御回路、Ｑ（ｌはメモリセル、αηは
複数本のビット線にトランジスタ＠を介して共通に接続
された入出力線、（イ）はビット線と入出力線を接続す
るスイッチングトランジスタ、（２）はスイッチングト
ランジスタを選択するＹデコーダ、α→はメモリセルか
らのデータを増幅するセンスアンプ、（ト）はチップの
外部にデータを取す出すための出力バッファ、Ｑ・はセ
ンスアンプの出力信号を出力バッファに送る配線、Ｑ力
は出力端子である。
図に示すものがあった。図において、（１）はアドレス
入力端子、（２）はアドレス入力信号の波形のエツジの
変化を検出するエツジ検出回路、（３）は複数個のエツ
ジ検出回路の出力をまとめるノア回路、（４）はメモリ
セルのデータを伝達するためのビット線、（５）はビッ
ト線を充電するためのプリチャージ信号φ１、（６）は
（５）のプリチャージ信号φ１を発生させるプリチャー
ジ信号発生回路、（７）はプリチャージ信号によりビッ
ト線を充電するためのトランジスタ、（８）はメモリセ
ルを選択するワード線、（９）は（８）のワード線を制
御するワード線制御回路、Ｑ（ｌはメモリセル、αηは
複数本のビット線にトランジスタ＠を介して共通に接続
された入出力線、（イ）はビット線と入出力線を接続す
るスイッチングトランジスタ、（２）はスイッチングト
ランジスタを選択するＹデコーダ、α→はメモリセルか
らのデータを増幅するセンスアンプ、（ト）はチップの
外部にデータを取す出すための出力バッファ、Ｑ・はセ
ンスアンプの出力信号を出力バッファに送る配線、Ｑ力
は出力端子である。
次に第２図のタイミング図を参照しながら第１図の回路
動作を説明する。アドレス入力端子（１）より前サイク
ルと異なったアドレス信号が入力されると（２）のエツ
ジ検出回路より単発形のパルスを発生する。こ−ドで、
（３）のノア回路は、複数個のエツジ検出回路中の１つ
でもパルスを発生すると次段に伝達する働きがある。パ
ルス発生により（９）のワード線制御回路でワード線（
８）は第２図の時刻ｔ。でＩ Ｌ Ｉ レベルになりメ
モリセル０Ｑは非選択となる。
動作を説明する。アドレス入力端子（１）より前サイク
ルと異なったアドレス信号が入力されると（２）のエツ
ジ検出回路より単発形のパルスを発生する。こ−ドで、
（３）のノア回路は、複数個のエツジ検出回路中の１つ
でもパルスを発生すると次段に伝達する働きがある。パ
ルス発生により（９）のワード線制御回路でワード線（
８）は第２図の時刻ｔ。でＩ Ｌ Ｉ レベルになりメ
モリセル０Ｑは非選択となる。
同様にパルス発生によりプリチャージ信号発生回路（６
）を動作し、プリチャージ信号φやは第２図の時刻ｔ１
で″″ＬＬルベルり負極性の信号を発生する。プリチャ
ージ信号φ、はトランジスタＱ・のゲートに入り、ビッ
ト線（４）及び入出力線Ｑｌ）は′″ＨＨルベル電され
る。また、この時、センスアンプの出力はゞＬルベルに
セットされる。その後、充電が完了してからφ、は時刻
ｔ２においてゞＨルベルに戻る。次にφ、が１Ｈルベル
になってからワード線制御回路（９）が動作し、ワード
線（８）が′Ｈルベルになりメモリセル０１が選択され
る。メモリセルの記憶内容に応じて一対のビット線（４
）のうち片方のビット線が１Ｌルベルに放電される。こ
の時、入出力線ＯｐはＹデコーダ（至）とスイッチング
トランジスタ（２）を介してどれか一対のビット線と接
続されており、同様に一対の入出力線のうち片方が１Ｌ
ルベルに変化する。
）を動作し、プリチャージ信号φやは第２図の時刻ｔ１
で″″ＬＬルベルり負極性の信号を発生する。プリチャ
ージ信号φ、はトランジスタＱ・のゲートに入り、ビッ
ト線（４）及び入出力線Ｑｌ）は′″ＨＨルベル電され
る。また、この時、センスアンプの出力はゞＬルベルに
セットされる。その後、充電が完了してからφ、は時刻
ｔ２においてゞＨルベルに戻る。次にφ、が１Ｈルベル
になってからワード線制御回路（９）が動作し、ワード
線（８）が′Ｈルベルになりメモリセル０１が選択され
る。メモリセルの記憶内容に応じて一対のビット線（４
）のうち片方のビット線が１Ｌルベルに放電される。こ
の時、入出力線ＯｐはＹデコーダ（至）とスイッチング
トランジスタ（２）を介してどれか一対のビット線と接
続されており、同様に一対の入出力線のうち片方が１Ｌ
ルベルに変化する。
次に入出力線の片方があるレベルまで１Ｌルベルに下が
るとＱ４１のセンスアンプが働き（ＩＩのうち片方が″
″ＨＨルベル昇する。その後Ｑυの出力バッファを介し
て出力端子０７１にデータが出力される。第２図の時刻
ｔ８以後、ビット線と入出力線は放電を続け、ＧＮＤレ
ベルまで下降する。
るとＱ４１のセンスアンプが働き（ＩＩのうち片方が″
″ＨＨルベル昇する。その後Ｑυの出力バッファを介し
て出力端子０７１にデータが出力される。第２図の時刻
ｔ８以後、ビット線と入出力線は放電を続け、ＧＮＤレ
ベルまで下降する。
この動作を通じて流れる電流はｔｏからｔ８までであり
、ｔ８以降はＶ。ｏ−Ｇ Ｎ Ｄ間の電流経路はなく全
く電流は流れない。
、ｔ８以降はＶ。ｏ−Ｇ Ｎ Ｄ間の電流経路はなく全
く電流は流れない。
従来例では、アドレスが変化した時点でビット線の充電
を行なってからメモリセルを選択し、センスアンプを経
てから出力端子にデータが出ていた。つまり、アドレス
が変化してからアクセスを開始する前にビット線を１Ｈ
ルベルに充電する時間１ｌ−１２（第２図により）が必
要である。これはアクセスタイムに大きく影響しており
、アクセスが遅くなるという欠点がある。また、１チツ
プあたりの容量の増大に伴ないビット線の数が増えるこ
とにより、ビット線ＧＮＤレベルからＶ。０レベルまで
充電するのは充電電流が大きくなるという欠点があった
。
を行なってからメモリセルを選択し、センスアンプを経
てから出力端子にデータが出ていた。つまり、アドレス
が変化してからアクセスを開始する前にビット線を１Ｈ
ルベルに充電する時間１ｌ−１２（第２図により）が必
要である。これはアクセスタイムに大きく影響しており
、アクセスが遅くなるという欠点がある。また、１チツ
プあたりの容量の増大に伴ないビット線の数が増えるこ
とにより、ビット線ＧＮＤレベルからＶ。０レベルまで
充電するのは充電電流が大きくなるという欠点があった
。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ビット線の電圧振幅を小さくシ
、ビット線の充電期間をメモリのアクセス終了後に移す
ことにより、低消費電力でかつ高速アクセスできるメモ
リ装置を提供することを目的としている。
ためになされたもので、ビット線の電圧振幅を小さくシ
、ビット線の充電期間をメモリのアクセス終了後に移す
ことにより、低消費電力でかつ高速アクセスできるメモ
リ装置を提供することを目的としている。
第８図にこの発明の一実施例を示す。第１図の従来例と
異なるのは、Ｑ４のセンスアンプの出力を検出する回路
［相］と、センスアンプの出力検出後ビット線を充電す
るトランジスタａ勘とそのゲートに入る信号線プリチャ
ージ信号（６）の（転）、ワード線を（ト）の出力によ
り制御するアンド回路である。
異なるのは、Ｑ４のセンスアンプの出力を検出する回路
［相］と、センスアンプの出力検出後ビット線を充電す
るトランジスタａ勘とそのゲートに入る信号線プリチャ
ージ信号（６）の（転）、ワード線を（ト）の出力によ
り制御するアンド回路である。
本発明の一実施例について、第４図のタイミング図を参
照しながら動作を説明する。
照しながら動作を説明する。
アドレス入力端子（１）に前サイクルと異なったアドレ
ス信号が入力されると（２）の・エツジ検出回路が働ｈ
、（３）のノア回路を経て（６）のプリチャージ発生回
路により負極性のパルスが発生する。これまでは従来の
ものと同様である。本発明では後述するようにビット線
はすでに前サイクルで充電されているため、（５）のプ
リチャージ信号（ａ）はセンスアンプの出力を％ Ｌ
＃レベルにリセットするだけで従来のパルスに比べ速い
時間に１Ｈルベルになる。そして、（９）のワード線制
御回路より０呻のアンド回路を通り、ワード線は″Ｈ＃
レベルとなりメモリセルは選択される。以後従来例と同
様に１対のビット線からメモリセルデータが一対の入出
力線に送うれ、０４のセンスアンプに入る。センスアン
プの出力が出て一対の出力バッファへ行く配線（ＩＱの
うち片方が′Ｈルベルに上ると（至）のセンスアンプ出
力回路が動作する。それにより、αｅのアンド回路が働
きワード線は１Ｌルベルになり、メモリセルはビット線
から切り離される。ビット線がメモリセルから切り離さ
れた時点で、プリチャージ信号（６）のに）が’Ｌ’レ
ベルになり、トランジスタに）によりビット線を′Ｈル
ベルに充電する。
ス信号が入力されると（２）の・エツジ検出回路が働ｈ
、（３）のノア回路を経て（６）のプリチャージ発生回
路により負極性のパルスが発生する。これまでは従来の
ものと同様である。本発明では後述するようにビット線
はすでに前サイクルで充電されているため、（５）のプ
リチャージ信号（ａ）はセンスアンプの出力を％ Ｌ
＃レベルにリセットするだけで従来のパルスに比べ速い
時間に１Ｈルベルになる。そして、（９）のワード線制
御回路より０呻のアンド回路を通り、ワード線は″Ｈ＃
レベルとなりメモリセルは選択される。以後従来例と同
様に１対のビット線からメモリセルデータが一対の入出
力線に送うれ、０４のセンスアンプに入る。センスアン
プの出力が出て一対の出力バッファへ行く配線（ＩＱの
うち片方が′Ｈルベルに上ると（至）のセンスアンプ出
力回路が動作する。それにより、αｅのアンド回路が働
きワード線は１Ｌルベルになり、メモリセルはビット線
から切り離される。ビット線がメモリセルから切り離さ
れた時点で、プリチャージ信号（６）のに）が’Ｌ’レ
ベルになり、トランジスタに）によりビット線を′Ｈル
ベルに充電する。
つまり、本発明は、メモリセルからのデータを読み出し
た後は、メモリセルを切り離してビット線の不要な放電
をやめさせ、逆に充電を行なっている。これにより次の
サイクルの最初にビット線を充電しないため、ビット線
の充電に必要な時間だけアクセスが従来のものより速（
なる。また、データ読み出し後のワード線が１Ｌルベル
になる第４図の時刻ｔ１の時のビット線レベルは、セン
スアンプが応答したビット線のレベルより少し低いだけ
の″ＩＨルベルに近いレベルのため、トランジスタ（ハ
）によりビット線を充電する充電電流は従来のＧＮＤレ
ベル（′Ｌルベル）からＶ。０レベル（″ＩＨルベル）
まで充電するものに比べて大幅に減少する。
た後は、メモリセルを切り離してビット線の不要な放電
をやめさせ、逆に充電を行なっている。これにより次の
サイクルの最初にビット線を充電しないため、ビット線
の充電に必要な時間だけアクセスが従来のものより速（
なる。また、データ読み出し後のワード線が１Ｌルベル
になる第４図の時刻ｔ１の時のビット線レベルは、セン
スアンプが応答したビット線のレベルより少し低いだけ
の″ＩＨルベルに近いレベルのため、トランジスタ（ハ
）によりビット線を充電する充電電流は従来のＧＮＤレ
ベル（′Ｌルベル）からＶ。０レベル（″ＩＨルベル）
まで充電するものに比べて大幅に減少する。
なお、読み出しの後、同一セルに続けて書き込みを行う
場合があるが、その時は、再度ワード線を’Ｈ’レベル
にしてそのセルを選択する必要がある。そのため、書き
込み命令が印加された時に再びワード線を’Ｈ’レベル
にする論理回路が必要であるが、この発明の主旨とは直
接関係がないため、図では省略する。
場合があるが、その時は、再度ワード線を’Ｈ’レベル
にしてそのセルを選択する必要がある。そのため、書き
込み命令が印加された時に再びワード線を’Ｈ’レベル
にする論理回路が必要であるが、この発明の主旨とは直
接関係がないため、図では省略する。
上記実施例では、ＣＭＯ５のスタティックＲＡＭの場合
について説明したが、これはビット線のプリチャージを
行ないデータを読み出すメモリであれば他のプロセスや
メモリでも良く、上記実施例と同様の効果を奏する。
について説明したが、これはビット線のプリチャージを
行ないデータを読み出すメモリであれば他のプロセスや
メモリでも良く、上記実施例と同様の効果を奏する。
以上のように、この発明では、センスアンプの出力変化
を検出してメモリセルからのデータ読み出し後は、メモ
リセルを切り離しビット線を充電することにより、アク
セスタイムにビット線の充−電時間が影響されず、アク
セスが速くなる効果と充電する電圧振幅を小さくして充
電電流を小さくできる効果がある。
を検出してメモリセルからのデータ読み出し後は、メモ
リセルを切り離しビット線を充電することにより、アク
セスタイムにビット線の充−電時間が影響されず、アク
セスが速くなる効果と充電する電圧振幅を小さくして充
電電流を小さくできる効果がある。
第１図は従来のエツジセンスＣＭＯ５ＲＡＭの回路例を
示す図、第２図は第１図の回路の動作を説明するための
タイミング図、第８図は本発明の一実施例を示す図、第
４図はこの実施例の動作を説明するためのタイミング図
である。 なお、各図中、同一符号は同−又は相当部分を示す。 Ｓ−％’ｒ−＼べくや 手続補正書（方式） １、事件の表示 特願昭５８−１７０６８０号２、発明
の名称 半導体記憶装置 ３、補正をする者 代表者片山仁西部 ４、代理人 ゛＼♂′ン１：１・１パ′ ５、補正命令の日付 昭和５９年１月８１日（発送日） ６、補正の対象 （１）願 書 （２）明細書 （３） 図 面 ７、 補正の内容 願書と明細書及び図面の浄書（内容に変更なし） 以上 手続補正書（自発） １．事件の表示 特願昭５８−１７０６８０号３、補正
をする者 代表者片由仁西部 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 明細書中第６頁第１８行に「出力回路」とあるののを「
出力検出回路」と訂正する。 以上
示す図、第２図は第１図の回路の動作を説明するための
タイミング図、第８図は本発明の一実施例を示す図、第
４図はこの実施例の動作を説明するためのタイミング図
である。 なお、各図中、同一符号は同−又は相当部分を示す。 Ｓ−％’ｒ−＼べくや 手続補正書（方式） １、事件の表示 特願昭５８−１７０６８０号２、発明
の名称 半導体記憶装置 ３、補正をする者 代表者片山仁西部 ４、代理人 ゛＼♂′ン１：１・１パ′ ５、補正命令の日付 昭和５９年１月８１日（発送日） ６、補正の対象 （１）願 書 （２）明細書 （３） 図 面 ７、 補正の内容 願書と明細書及び図面の浄書（内容に変更なし） 以上 手続補正書（自発） １．事件の表示 特願昭５８−１７０６８０号３、補正
をする者 代表者片由仁西部 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 明細書中第６頁第１８行に「出力回路」とあるののを「
出力検出回路」と訂正する。 以上
Claims (1)
- 内部同期回路方式のスタティックＲＡＭにおいて、セン
スアンプの動作が完了したことを検出し、ワード線を非
選択状態にし、その直後にビット線を充電することを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170680A JPS6061986A (ja) | 1983-09-14 | 1983-09-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170680A JPS6061986A (ja) | 1983-09-14 | 1983-09-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061986A true JPS6061986A (ja) | 1985-04-09 |
| JPH0312398B2 JPH0312398B2 (ja) | 1991-02-20 |
Family
ID=15909397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170680A Granted JPS6061986A (ja) | 1983-09-14 | 1983-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061986A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074194A (ja) * | 1983-09-29 | 1985-04-26 | Nec Corp | メモリ回路 |
| JPS61175995A (ja) * | 1985-01-31 | 1986-08-07 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | プリチヤ−ジ・クロツク信号発生回路 |
| JPS6258487A (ja) * | 1985-09-06 | 1987-03-14 | Toshiba Corp | スタテイツク型メモリ |
| JPS63211190A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | メモリ回路用内部クロツク信号発生器 |
| US5408438A (en) * | 1993-06-01 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139344A (en) * | 1978-03-20 | 1979-10-29 | Fujitsu Ltd | Clock-system static memory |
| JPS57130285A (en) * | 1981-02-02 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
-
1983
- 1983-09-14 JP JP58170680A patent/JPS6061986A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139344A (en) * | 1978-03-20 | 1979-10-29 | Fujitsu Ltd | Clock-system static memory |
| JPS57130285A (en) * | 1981-02-02 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074194A (ja) * | 1983-09-29 | 1985-04-26 | Nec Corp | メモリ回路 |
| JPH0449198B2 (ja) * | 1983-09-29 | 1992-08-10 | Nippon Electric Co | |
| JPS61175995A (ja) * | 1985-01-31 | 1986-08-07 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | プリチヤ−ジ・クロツク信号発生回路 |
| JPH0520840B2 (ja) * | 1985-01-31 | 1993-03-22 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS6258487A (ja) * | 1985-09-06 | 1987-03-14 | Toshiba Corp | スタテイツク型メモリ |
| JPS63211190A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | メモリ回路用内部クロツク信号発生器 |
| US5408438A (en) * | 1993-06-01 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312398B2 (ja) | 1991-02-20 |
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