JP3360892B2 - スタティック・ランダムアクセスメモリ - Google Patents
スタティック・ランダムアクセスメモリInfo
- Publication number
- JP3360892B2 JP3360892B2 JP23832193A JP23832193A JP3360892B2 JP 3360892 B2 JP3360892 B2 JP 3360892B2 JP 23832193 A JP23832193 A JP 23832193A JP 23832193 A JP23832193 A JP 23832193A JP 3360892 B2 JP3360892 B2 JP 3360892B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- equalization
- bit line
- pull
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ、具体的
には、高速非同期ＣＭＯＳスタティック・ランダムアク
セスメモリ（ＳＲＡＭ）に関するものである。
には、高速非同期ＣＭＯＳスタティック・ランダムアク
セスメモリ（ＳＲＡＭ）に関するものである。
【０００２】
【従来の技術】従来のＳＲＡＭの設計では、ビットライ
ンをＶCC電圧レベル又はほぼこれに近いレベルにバイア
スしている。幾つかの設計では、ビットライン電圧をＶ
CCに引上げるのにＰＭＯＳ型のプルアップ・トランジス
タを用いるが、他の設計では、プルアップにＮＭＯＳ型
トランジスタを用いている。この場合、ビットラインは
ＶCC−ＶTMに引上げられる。ビットラインのプルアップ
・トランジスタは、読出しサイクル（周期）に作用する
信号によってゲートされる。また、通常ＰＭＯＳトラン
ジスタであるビットライン等（同一）化素子は、アドレ
ス変移検出回路から発生される信号によってゲートされ
る。
ンをＶCC電圧レベル又はほぼこれに近いレベルにバイア
スしている。幾つかの設計では、ビットライン電圧をＶ
CCに引上げるのにＰＭＯＳ型のプルアップ・トランジス
タを用いるが、他の設計では、プルアップにＮＭＯＳ型
トランジスタを用いている。この場合、ビットラインは
ＶCC−ＶTMに引上げられる。ビットラインのプルアップ
・トランジスタは、読出しサイクル（周期）に作用する
信号によってゲートされる。また、通常ＰＭＯＳトラン
ジスタであるビットライン等（同一）化素子は、アドレ
ス変移検出回路から発生される信号によってゲートされ
る。
【０００３】プルダウン（引下げ）時、ビットラインに
加えられる電圧レベルの時間に対するスルーレートは、
ビットライン電流をビットライン容量で割った商であ
る。ビットライン電流（ｉCBL ）は、 ｉCELL−ｉBLPU である。ただし、ｉCELLはセル電流、ｉBLPUはビットラ
イン・プルアップ電流である。この関係から、明らかな
ようにビットライン・プルアップ素子のオン抵抗ＲONが
大きくてビットライン・プルアップ電流が小さければ、
スルーレートを早くすることができる。しかし、ＲONが
より大きければ、ビットラインの電圧レベル差の最大値
が大きくなり、ビットラインの等化に一層時間を要する
ことになる。したがって、従来のＳＲＡＭ設計では、ビ
ットライン・プルアップ・トランジスタは大抵、ビット
ライン等化の全時間とビットライン信号生成時間を合せ
たものができるだけ小さくなるような最適状態にされて
いる。
加えられる電圧レベルの時間に対するスルーレートは、
ビットライン電流をビットライン容量で割った商であ
る。ビットライン電流（ｉCBL ）は、 ｉCELL−ｉBLPU である。ただし、ｉCELLはセル電流、ｉBLPUはビットラ
イン・プルアップ電流である。この関係から、明らかな
ようにビットライン・プルアップ素子のオン抵抗ＲONが
大きくてビットライン・プルアップ電流が小さければ、
スルーレートを早くすることができる。しかし、ＲONが
より大きければ、ビットラインの電圧レベル差の最大値
が大きくなり、ビットラインの等化に一層時間を要する
ことになる。したがって、従来のＳＲＡＭ設計では、ビ
ットライン・プルアップ・トランジスタは大抵、ビット
ライン等化の全時間とビットライン信号生成時間を合せ
たものができるだけ小さくなるような最適状態にされて
いる。
【０００４】本発明の主な課題
（目的）は、書込み及び読出しのアクセスを早くするこ
とにより性能が向上され得、しかもアドレス・スキュー
・サイクルにも応答可能とされた高速非同期動作型のＳ
ＲＡＭを得ることにある。本発明の他の課題は、読出し
時にビットラインをプルアップする必要がないＳＲＡＭ
を得ることにある。本発明の更なる他の課題は、ビット
ライン間の最大電圧差が小さいＳＲＡＭを得ることにあ
る。
とにより性能が向上され得、しかもアドレス・スキュー
・サイクルにも応答可能とされた高速非同期動作型のＳ
ＲＡＭを得ることにある。本発明の他の課題は、読出し
時にビットラインをプルアップする必要がないＳＲＡＭ
を得ることにある。本発明の更なる他の課題は、ビット
ライン間の最大電圧差が小さいＳＲＡＭを得ることにあ
る。
【０００５】本発明の別の課題は、ビットラインを等化
するのに必要な時間が少なくて済まされるＳＲＡＭを得
ることにある。本発明の更なる別の課題は、ビットライ
ン等化に要される時間が低減化されることで、高速アク
セスが可能とされたＳＲＡＭを得ることにある。本発明
のもう１つの課題は、メモリのデータラインに同一技法
が適用されて成るＳＲＡＭを得ることにある。
するのに必要な時間が少なくて済まされるＳＲＡＭを得
ることにある。本発明の更なる別の課題は、ビットライ
ン等化に要される時間が低減化されることで、高速アク
セスが可能とされたＳＲＡＭを得ることにある。本発明
のもう１つの課題は、メモリのデータラインに同一技法
が適用されて成るＳＲＡＭを得ることにある。
【０００６】
【課題を解決するための手段及び作用】本発明によるＳ
ＲＡＭは、メモリアレイに平常時導通状態にあるビット
ライン等化トランジスタを設けて、ビットラインが静止
（不活動）状態で等化されたままであるようにする。こ
の等化トランジスタは、アドレスの変移が検出される
と、所定期間だけ遮断される。この所定期間が終了する
前に次のアドレス変移が起きると、等化トランジスタを
再び短時間導通させる。更に他のアドレス変移が検出さ
れない限り、その導通の後は、所定期間だけ非導通状態
とする。この等化技法は、メモリのビットライン及び局
部的データラインに適用可能である。
ＲＡＭは、メモリアレイに平常時導通状態にあるビット
ライン等化トランジスタを設けて、ビットラインが静止
（不活動）状態で等化されたままであるようにする。こ
の等化トランジスタは、アドレスの変移が検出される
と、所定期間だけ遮断される。この所定期間が終了する
前に次のアドレス変移が起きると、等化トランジスタを
再び短時間導通させる。更に他のアドレス変移が検出さ
れない限り、その導通の後は、所定期間だけ非導通状態
とする。この等化技法は、メモリのビットライン及び局
部的データラインに適用可能である。
【０００７】
【実施例】以下、図面を用いて本発明を具体的に説明す
る。図１は、従来のＳＲＡＭを示す略式回路図である。
このメモリは一般に、ワードライン方向に沿って複数の
区画に分割されていて、電力節約のためメモリの一部分
のみ一時に動作するようになっている。図１にはこのよ
うな２つの区画のみを示し、各区画にはビットラインに
沿って分布された複数のセル（記憶素子）がある。読出
し及び書込みの際は、与えられた時間に１対のビットラ
インＢＬ及びＢＬＢのセルのみが動作する。Ｍ１及びＭ
２はプルアップ・トランジスタを示し、これらはビット
ライン対の双方を電圧レベルＶCCに引上げる。Ｍ３は等
化トランジスタを示し、これは、ビットラインを短絡し
て確実にビットラインの両方が適切な時期に等しい電圧
レベルになるようにする。この回路の平常時の動作を図
２の波形で示す。
る。図１は、従来のＳＲＡＭを示す略式回路図である。
このメモリは一般に、ワードライン方向に沿って複数の
区画に分割されていて、電力節約のためメモリの一部分
のみ一時に動作するようになっている。図１にはこのよ
うな２つの区画のみを示し、各区画にはビットラインに
沿って分布された複数のセル（記憶素子）がある。読出
し及び書込みの際は、与えられた時間に１対のビットラ
インＢＬ及びＢＬＢのセルのみが動作する。Ｍ１及びＭ
２はプルアップ・トランジスタを示し、これらはビット
ライン対の双方を電圧レベルＶCCに引上げる。Ｍ３は等
化トランジスタを示し、これは、ビットラインを短絡し
て確実にビットラインの両方が適切な時期に等しい電圧
レベルになるようにする。この回路の平常時の動作を図
２の波形で示す。
【０００８】アドレスが供給されると、アドレスバスに
おける信号の変移（変化）を示す信号ＡＴＤＢが発生さ
れる。これは、ビットライン等化信号ＢＬＥＱの発生に
使用され、該信号ＢＬＥＱはトランジスタＭ３に加えら
れる。そうすると、図２にＢＬ／ＢＬＢで示す２本のビ
ットライン間の電圧差が、メモリからデータを読出す前
にゼロとなる。ビットラインの等化が行われる期間を、
図に期間２として示す。その前の期間１は、前の読取り
が終了したあとＡＴＤＢ信号発生前のメモリ状態を示
す。ＢＬＥＱ信号の終わりに始まる期間３は、メモリ内
容を読取る期間である。図２に示すように、期間３のあ
と更に期間１が続く。
おける信号の変移（変化）を示す信号ＡＴＤＢが発生さ
れる。これは、ビットライン等化信号ＢＬＥＱの発生に
使用され、該信号ＢＬＥＱはトランジスタＭ３に加えら
れる。そうすると、図２にＢＬ／ＢＬＢで示す２本のビ
ットライン間の電圧差が、メモリからデータを読出す前
にゼロとなる。ビットラインの等化が行われる期間を、
図に期間２として示す。その前の期間１は、前の読取り
が終了したあとＡＴＤＢ信号発生前のメモリ状態を示
す。ＢＬＥＱ信号の終わりに始まる期間３は、メモリ内
容を読取る期間である。図２に示すように、期間３のあ
と更に期間１が続く。
【０００９】最大ビットライン電圧差ΔＶBL,MAXは、ビ
ットライン・プルアップ・トランジスタＭ１及びＭ２の
電圧降下に等しい。即ち、 ΔＶBL,MAX＝ｉCELL×ＲON,BLPU ただし、ＲON,BLPU はビットライン・プルアップ（ＢＬ
ＰＵ）素子のオン抵抗を表す。図２に示すように、ワー
ドライン信号ＷＬは、ビットラインが等化されている間
に変移を生じる。ＢＬＥＱ信号が上昇したあと等化トラ
ンジスタＭ３は遮断され、ビットラインは読取りの間 ｉCBL ＝ｉCELL−ｉBLPU によって引下げられる。ビットライン信号のスルーレー
トΔＶBL／Δｔは、 ΔＶBL／Δｔ＝ｉCBL ／ＣBL＝（ｉCELL−ｉBLPU）／Ｃ
BL となる。
ットライン・プルアップ・トランジスタＭ１及びＭ２の
電圧降下に等しい。即ち、 ΔＶBL,MAX＝ｉCELL×ＲON,BLPU ただし、ＲON,BLPU はビットライン・プルアップ（ＢＬ
ＰＵ）素子のオン抵抗を表す。図２に示すように、ワー
ドライン信号ＷＬは、ビットラインが等化されている間
に変移を生じる。ＢＬＥＱ信号が上昇したあと等化トラ
ンジスタＭ３は遮断され、ビットラインは読取りの間 ｉCBL ＝ｉCELL−ｉBLPU によって引下げられる。ビットライン信号のスルーレー
トΔＶBL／Δｔは、 ΔＶBL／Δｔ＝ｉCBL ／ＣBL＝（ｉCELL−ｉBLPU）／Ｃ
BL となる。
【００１０】プルアップ・トランジスタＭ１，Ｍ２が弱
くてｉBLPUが比較的小さければ、上式から分かるよう
に、スルーレートを早くすることができる。しかし、そ
うすると、前述のように、最大ΔＶBLが大きくなりビッ
トライン等化に一層時間がかかる。したがって、従来の
ＳＲＡＭ設計では、プルアップ素子Ｍ１及びＭ２を最適
状態にして、ビットライン等化に要する合計時間（期間
２）及び読取り時間（期間３）を合せたものができるだ
け小さくなるようにする必要があった。
くてｉBLPUが比較的小さければ、上式から分かるよう
に、スルーレートを早くすることができる。しかし、そ
うすると、前述のように、最大ΔＶBLが大きくなりビッ
トライン等化に一層時間がかかる。したがって、従来の
ＳＲＡＭ設計では、プルアップ素子Ｍ１及びＭ２を最適
状態にして、ビットライン等化に要する合計時間（期間
２）及び読取り時間（期間３）を合せたものができるだ
け小さくなるようにする必要があった。
【００１１】図３は、本発明の第１実施例を示す略式回
路図であり、図４は、その動作を示す波形図である。図
３のビットライン・プルアップ・トランジスタＭ１及び
Ｍ２はＢＬＰＵ信号によってゲートされ、等化トランジ
スタＭ３は修正したＢＬＥＱ信号によってゲートされ
る。読取り動作の際、ＢＬＰＵ信号及びＢＬＥＱ信号は
同一であってトランジスタＭ１〜Ｍ３を遮断する。図１
に示す従来回路と異なり、ビットラインはアドレスが変
移する前に等化されている。等化トランジスタＭ３は、
読取り前、ＢＬＥＱ信号が低レベルのため（図４）安定
なオン状態にある。よって、ビットライン電圧差ΔＶBL
の変化は、５０ｍＶより小さく、従来メモリの約７００
ｍＶと比べ非常に小さい。ワードラインＷＬが変移する
や否や（図４）、ＢＬＥＱ信号は低から高に変移して等
化トランジスタＭ３を遮断する。そして、ＢＬＰＵ信号
がプルアップ・トランジスタＭ１及びＭ２を不動作とす
るので、ビットラインはセル電流ｉCELLのみによって放
電される（ｉCBL ＝ｉCELL）。したがって、ビットライ
ン信号のスルーレートΔＶBL／Δｔは、 ΔＶBL／Δｔ＝ｉCELL／ＣBL となって増加する。ＢＬＥＱ及びＢＬＰＵ（クロック）
信号は自己時限型(self-timed)であり、読取りが終了す
ると、どちらも低になる。読取り終了後、ビットライン
はΔＶBLが小さいため急速に等化され、次のアクセスを
待つ間に再びプルアップされる。
路図であり、図４は、その動作を示す波形図である。図
３のビットライン・プルアップ・トランジスタＭ１及び
Ｍ２はＢＬＰＵ信号によってゲートされ、等化トランジ
スタＭ３は修正したＢＬＥＱ信号によってゲートされ
る。読取り動作の際、ＢＬＰＵ信号及びＢＬＥＱ信号は
同一であってトランジスタＭ１〜Ｍ３を遮断する。図１
に示す従来回路と異なり、ビットラインはアドレスが変
移する前に等化されている。等化トランジスタＭ３は、
読取り前、ＢＬＥＱ信号が低レベルのため（図４）安定
なオン状態にある。よって、ビットライン電圧差ΔＶBL
の変化は、５０ｍＶより小さく、従来メモリの約７００
ｍＶと比べ非常に小さい。ワードラインＷＬが変移する
や否や（図４）、ＢＬＥＱ信号は低から高に変移して等
化トランジスタＭ３を遮断する。そして、ＢＬＰＵ信号
がプルアップ・トランジスタＭ１及びＭ２を不動作とす
るので、ビットラインはセル電流ｉCELLのみによって放
電される（ｉCBL ＝ｉCELL）。したがって、ビットライ
ン信号のスルーレートΔＶBL／Δｔは、 ΔＶBL／Δｔ＝ｉCELL／ＣBL となって増加する。ＢＬＥＱ及びＢＬＰＵ（クロック）
信号は自己時限型(self-timed)であり、読取りが終了す
ると、どちらも低になる。読取り終了後、ビットライン
はΔＶBLが小さいため急速に等化され、次のアクセスを
待つ間に再びプルアップされる。
【００１２】本発明の使用により、ＳＲＡＭの読出し動
作に要する時間は、次の２つの点によって短縮される。
第１点は、ビットラインがワードライン変移前に予め等
化されているので、ビットライン等化時間がΔＶBLの最
大値の等化のために制限されないことである。それは、
後述のように、ただ１サイクル内に複数のアドレス変移
がある場合（アドレスのスキュー・サイクル）において
のみ制限される。しかし、アドレス・スキュー・サイク
ルにおいても、ビットラインの最大電圧差ΔＶ BLが従来
メモリのそれより小さく、７００ｍＶに対し約２００ｍ
Ｖである。第２点は、ビットライン・プルアップ素子が
読取り時に遮断され、ビットライン差電圧がセル電流ｉ
CELLによってのみ制御され、この電流の実効的な量が従
来メモリのようにｉBLPUによって減らされないため、ビ
ットライン・スルーレートが早くなり、したがって、読
取りが一層迅速に達成されることである。
作に要する時間は、次の２つの点によって短縮される。
第１点は、ビットラインがワードライン変移前に予め等
化されているので、ビットライン等化時間がΔＶBLの最
大値の等化のために制限されないことである。それは、
後述のように、ただ１サイクル内に複数のアドレス変移
がある場合（アドレスのスキュー・サイクル）において
のみ制限される。しかし、アドレス・スキュー・サイク
ルにおいても、ビットラインの最大電圧差ΔＶ BLが従来
メモリのそれより小さく、７００ｍＶに対し約２００ｍ
Ｖである。第２点は、ビットライン・プルアップ素子が
読取り時に遮断され、ビットライン差電圧がセル電流ｉ
CELLによってのみ制御され、この電流の実効的な量が従
来メモリのようにｉBLPUによって減らされないため、ビ
ットライン・スルーレートが早くなり、したがって、読
取りが一層迅速に達成されることである。
【００１３】ビットラインがその静止状態にてプルアッ
プされているので、ビットラインがこのレベルから放電
される時間は、読出し動作時の読取り期間に制限され
る。したがって、１対のビットライン間の電圧レベル差
は、この短い時間間隔におけるスルーレートによって決
まる値に制限される。ビットライン間最大電圧差もまた
制限されるので、読取り期間の間のビットライン等化期
間に一層の時間短縮が求められる。
プされているので、ビットラインがこのレベルから放電
される時間は、読出し動作時の読取り期間に制限され
る。したがって、１対のビットライン間の電圧レベル差
は、この短い時間間隔におけるスルーレートによって決
まる値に制限される。ビットライン間最大電圧差もまた
制限されるので、読取り期間の間のビットライン等化期
間に一層の時間短縮が求められる。
【００１４】実際のメモリでは、ＳＲＡＭは非同期動作
をしなければならないので、ＢＬＥＱ及びＢＬＰＵクロ
ック信号は、アドレス・スキュー・サイクルに応答でき
る必要がある。つまり、アドレスは、通常のサイクル中
に数回の変移を起こす可能性がある。図５は、アドレス
・スキュー・サイクルにおける図３のメモリの動作を示
す波形図である。図６は、図５の動作ができるよう適正
時にＢＬＰＵ及びＢＬＥＱクロック信号を発生する回路
を示す略式回路図である。図７は、図６の回路の動作を
示す波形図である。
をしなければならないので、ＢＬＥＱ及びＢＬＰＵクロ
ック信号は、アドレス・スキュー・サイクルに応答でき
る必要がある。つまり、アドレスは、通常のサイクル中
に数回の変移を起こす可能性がある。図５は、アドレス
・スキュー・サイクルにおける図３のメモリの動作を示
す波形図である。図６は、図５の動作ができるよう適正
時にＢＬＰＵ及びＢＬＥＱクロック信号を発生する回路
を示す略式回路図である。図７は、図６の回路の動作を
示す波形図である。
【００１５】図５に示すように、ＢＬＥＱ及びＢＬＰＵ
（ＢＬＥＱ／ＢＬＰＵ）信号の電圧レベルは、平常時は
低であるが、アドレス変移を示す低ＡＴＤＢ信号に応答
して高になる。ＢＬＥＱ／ＢＬＰＵ信号は、平常時読取
りアクセス中に時間が切れて再び低になり、その安定状
態に戻る。しかし、ＢＬＥＱ／ＢＬＰＵ信号の時間切れ
の前に別のアドレス変移が発生すると、ビットラインを
等化するためにＢＬＥＱ／ＢＬＰＵ信号を再び短時間低
に駆動する必要が生じる。図５に、第２のＡＴＤＢパル
ス及びこれに対するＢＬＥＱ／ＢＬＰＵ信号の低レベル
を破線で示す。また、ＢＬＥＱ／ＢＬＰＵ信号が再び低
になる前の延長された時間を別の破線で示す。
（ＢＬＥＱ／ＢＬＰＵ）信号の電圧レベルは、平常時は
低であるが、アドレス変移を示す低ＡＴＤＢ信号に応答
して高になる。ＢＬＥＱ／ＢＬＰＵ信号は、平常時読取
りアクセス中に時間が切れて再び低になり、その安定状
態に戻る。しかし、ＢＬＥＱ／ＢＬＰＵ信号の時間切れ
の前に別のアドレス変移が発生すると、ビットラインを
等化するためにＢＬＥＱ／ＢＬＰＵ信号を再び短時間低
に駆動する必要が生じる。図５に、第２のＡＴＤＢパル
ス及びこれに対するＢＬＥＱ／ＢＬＰＵ信号の低レベル
を破線で示す。また、ＢＬＥＱ／ＢＬＰＵ信号が再び低
になる前の延長された時間を別の破線で示す。
【００１６】図５において、ビットライン差電圧を示す
ＢＬ／ＢＬＢは、ビットラインが安定状態でほぼ等化さ
れており、ＢＬＥＱ／ＢＬＰＵ信号が最初に高になる時
に変化し、第２のＡＴＤＢパルスが発生すると再び等化
されることを示している。第２のＡＴＤＢパルスが終わ
ると、ビットライン差電圧ＢＬ／ＢＬＢは増加し（読取
り時間に）、ビットラインはＢＬＥＱ／ＢＬＰＵが低に
なると再び等化される。一番下のＳＯＵＴ／ＳＯＵＴＢ
は、メモリの読出し出力を示す。最初のアドレス変化の
のち、第１の出力が短時間得られ、それからアドレス信
号が安定すると、安定状態出力が発生される。
ＢＬ／ＢＬＢは、ビットラインが安定状態でほぼ等化さ
れており、ＢＬＥＱ／ＢＬＰＵ信号が最初に高になる時
に変化し、第２のＡＴＤＢパルスが発生すると再び等化
されることを示している。第２のＡＴＤＢパルスが終わ
ると、ビットライン差電圧ＢＬ／ＢＬＢは増加し（読取
り時間に）、ビットラインはＢＬＥＱ／ＢＬＰＵが低に
なると再び等化される。一番下のＳＯＵＴ／ＳＯＵＴＢ
は、メモリの読出し出力を示す。最初のアドレス変化の
のち、第１の出力が短時間得られ、それからアドレス信
号が安定すると、安定状態出力が発生される。
【００１７】図６は、ＢＬＥＱ及びＢＬＰＵ信号を適切
なタイミングで発生する回路を示す。ＡＴＤＢ信号はト
ランジスタＭ２６のゲートに供給され、一方、ＷＢ信号
がインバータ２２を介してトランジスタＭ２５のゲート
に送られる。２つのトランジスタＭ２５及びＭ２６は、
ＶCC端子とＢＬＥＱＴ１信号が現れるライン２３との間
に直列接続される。ＢＬＥＱＴ１信号は、インバータ２
０の入力に供給される。２つのトランジスタＭ２５及び
Ｍ２６は、論理ＮＯＲゲートとして動作する。即ち、Ｍ
２５のゲート又はＭ２６のゲートが高になると、ＢＬＥ
ＱＴ１のレベルは低になる。両方のゲートが共に低なら
ば、両トランジスタは導通し、ＢＬＥＱＴ１信号は急速
に上昇してＶCCレベルに達する。
なタイミングで発生する回路を示す。ＡＴＤＢ信号はト
ランジスタＭ２６のゲートに供給され、一方、ＷＢ信号
がインバータ２２を介してトランジスタＭ２５のゲート
に送られる。２つのトランジスタＭ２５及びＭ２６は、
ＶCC端子とＢＬＥＱＴ１信号が現れるライン２３との間
に直列接続される。ＢＬＥＱＴ１信号は、インバータ２
０の入力に供給される。２つのトランジスタＭ２５及び
Ｍ２６は、論理ＮＯＲゲートとして動作する。即ち、Ｍ
２５のゲート又はＭ２６のゲートが高になると、ＢＬＥ
ＱＴ１のレベルは低になる。両方のゲートが共に低なら
ば、両トランジスタは導通し、ＢＬＥＱＴ１信号は急速
に上昇してＶCCレベルに達する。
【００１８】トランジスタＭ２５のゲートは、インバー
タ２２を介してＷＢ信号に接続される。ＷＢ信号は、読
出し期間は高で書込み期間は低であるので、読出し期間
中トランジスタＭ２５のゲートは常に低である。したが
って、ＡＴＤＢ信号が低のときＢＬＥＱＴ１信号は高と
なり、インバータ２０の出力は低になる。図７に、その
波形を示す。
タ２２を介してＷＢ信号に接続される。ＷＢ信号は、読
出し期間は高で書込み期間は低であるので、読出し期間
中トランジスタＭ２５のゲートは常に低である。したが
って、ＡＴＤＢ信号が低のときＢＬＥＱＴ１信号は高と
なり、インバータ２０の出力は低になる。図７に、その
波形を示す。
【００１９】ＮＯＲゲート２４は、一方の入力がインバ
ータ２２の出力に接続され、他方の入力がインバータ２
０の出力に接続される。したがって、読出し期間ＡＴＤ
Ｂパルスで両入力が低になると、ＮＯＲゲート２４の出
力は高となる。ＡＮＤゲート２６の一方の入力はＮＯＲ
ゲート２４の出力に接続され、他方の入力はＡＴＤＢ端
子に接続される。ＡＮＤゲート２６の出力は、ＢＬＰＵ
信号となる。このＢＬＰＵ信号は、ＡＴＤＢパルスが高
レベルに戻るまで低である。ＡＴＤＢ信号が高レベルに
戻ると、ＡＮＤゲート２６はＢＬＰＵ信号として高レベ
ル出力を生じる。同時に、トランジスタＭ２６が遮断さ
れて、ＢＬＥＱＴ１信号レベルは次第に低下し、最後に
インバータ２０の閾レベルに達する。そのとき、インバ
ータ２０の出力は高になる。これにより、ＮＯＲゲート
２４の出力は低となり、ＢＬＰＵパルスが終わる。
ータ２２の出力に接続され、他方の入力がインバータ２
０の出力に接続される。したがって、読出し期間ＡＴＤ
Ｂパルスで両入力が低になると、ＮＯＲゲート２４の出
力は高となる。ＡＮＤゲート２６の一方の入力はＮＯＲ
ゲート２４の出力に接続され、他方の入力はＡＴＤＢ端
子に接続される。ＡＮＤゲート２６の出力は、ＢＬＰＵ
信号となる。このＢＬＰＵ信号は、ＡＴＤＢパルスが高
レベルに戻るまで低である。ＡＴＤＢ信号が高レベルに
戻ると、ＡＮＤゲート２６はＢＬＰＵ信号として高レベ
ル出力を生じる。同時に、トランジスタＭ２６が遮断さ
れて、ＢＬＥＱＴ１信号レベルは次第に低下し、最後に
インバータ２０の閾レベルに達する。そのとき、インバ
ータ２０の出力は高になる。これにより、ＮＯＲゲート
２４の出力は低となり、ＢＬＰＵパルスが終わる。
【００２０】トランジスタＭ２４は、ＢＬＥＱＴ１ライ
ンの容量をシミュレートするもので、このラインの電圧
レベル変化を遅らせ、Ｍ２１〜Ｍ２７より成るタイマー
の時定数ＴTIMER を与える。トランジスタＭ２７は、読
出し期間中インバータ２２の出力が低であるので、開放
される。しかし、トランジスタＭ２２及びＭ２３は、Ｂ
ＬＥＱＴ１ラインと接地との間に直列接続され、ＡＴＤ
Ｂ信号が高の時、少量の接地電流を流してコンデンサ
（トランジスタ）Ｍ２４を放電させる作用をする。トラ
ンジスタＭ２３は、そのゲートが直接ＡＴＤＢに接続さ
れているので、ＡＴＤＢが高の時導通し、トランジスタ
Ｍ２２は、そのゲートがトランジスタＭ２１を介してＡ
ＴＤＢに接続されている。よって、ＡＴＤＢ信号が高の
時、トランジスタＭ２２のゲートも高となるが、そのゲ
ート回路内にトランジスタＭ２１が介在するので、トラ
ンジスタＭ２２は僅かに導通するのみである。
ンの容量をシミュレートするもので、このラインの電圧
レベル変化を遅らせ、Ｍ２１〜Ｍ２７より成るタイマー
の時定数ＴTIMER を与える。トランジスタＭ２７は、読
出し期間中インバータ２２の出力が低であるので、開放
される。しかし、トランジスタＭ２２及びＭ２３は、Ｂ
ＬＥＱＴ１ラインと接地との間に直列接続され、ＡＴＤ
Ｂ信号が高の時、少量の接地電流を流してコンデンサ
（トランジスタ）Ｍ２４を放電させる作用をする。トラ
ンジスタＭ２３は、そのゲートが直接ＡＴＤＢに接続さ
れているので、ＡＴＤＢが高の時導通し、トランジスタ
Ｍ２２は、そのゲートがトランジスタＭ２１を介してＡ
ＴＤＢに接続されている。よって、ＡＴＤＢ信号が高の
時、トランジスタＭ２２のゲートも高となるが、そのゲ
ート回路内にトランジスタＭ２１が介在するので、トラ
ンジスタＭ２２は僅かに導通するのみである。
【００２１】トランジスタＭ２１及びＭ２２の組合せ
は、４個のトランジスタ（４Ｔ）のＳＲＡＭメモリセル
をシミュレートすると共に、上記タイマーの時定数を決
定する。したがって、ビットライン・スルーレートが正
確に突き止められる。トランジスタＭ２２及びＭ２３
は、実効的にＲＣタイマーのＲとして作用し、トランジ
スタＭ２４は、ＲＣ時定数のＣを与える。
は、４個のトランジスタ（４Ｔ）のＳＲＡＭメモリセル
をシミュレートすると共に、上記タイマーの時定数を決
定する。したがって、ビットライン・スルーレートが正
確に突き止められる。トランジスタＭ２２及びＭ２３
は、実効的にＲＣタイマーのＲとして作用し、トランジ
スタＭ２４は、ＲＣ時定数のＣを与える。
【００２２】ＮＡＮＤゲート２８は、一方の入力がＷＢ
（信号）ラインに接続され、他方の入力はインバータ２
０の出力に接続される。その出力に、ＢＬＥＱＴ２信号
が発生される。ＷＢ信号は読出し期間高であるので、Ｂ
ＬＥＱＴ１信号が高の間ＢＬＥＱＴ２も高である。しか
し、ＢＬＥＱＴ１信号がインバータ２０の閾値より下に
落ちると、ＮＡＮＤゲート２８の第２入力は高となり、
ＮＡＮＤゲート２８は低出力信号を発生する。この出力
はＡＮＤゲート３０の一方の入力に接続され、該ＡＮＤ
ゲートの他方の出力は直接ＡＴＢＤ端子に接続される。
ＡＮＤゲート３０の出力に生じるＢＬＥＱ信号は、読出
し期間にＢＬＰＵ信号と同時に生じる。
（信号）ラインに接続され、他方の入力はインバータ２
０の出力に接続される。その出力に、ＢＬＥＱＴ２信号
が発生される。ＷＢ信号は読出し期間高であるので、Ｂ
ＬＥＱＴ１信号が高の間ＢＬＥＱＴ２も高である。しか
し、ＢＬＥＱＴ１信号がインバータ２０の閾値より下に
落ちると、ＮＡＮＤゲート２８の第２入力は高となり、
ＮＡＮＤゲート２８は低出力信号を発生する。この出力
はＡＮＤゲート３０の一方の入力に接続され、該ＡＮＤ
ゲートの他方の出力は直接ＡＴＢＤ端子に接続される。
ＡＮＤゲート３０の出力に生じるＢＬＥＱ信号は、読出
し期間にＢＬＰＵ信号と同時に生じる。
【００２３】書込み期間、ＷＢラインのレベルは低であ
るので、ＮＡＮＤゲート２８の一方の入力は低であり、
その出力は高である。よって、ＡＮＤゲート３０のＢＬ
ＥＱ信号出力はＡＴＤＢ信号に追従する。しかし、イン
バータ２２の出力は高でＮＯＲゲート２４の出力を低と
する。したがって、ＡＮＤゲート２６の出力は書込み期
間中低である。よって、プルアップ・トランジスタＭ１
及びＭ２は書込み期間中連続的に導通するが、等化トラ
ンジスタＭ３は、ＡＴＤＢパルスの間を除いて遮断され
たままである。
るので、ＮＡＮＤゲート２８の一方の入力は低であり、
その出力は高である。よって、ＡＮＤゲート３０のＢＬ
ＥＱ信号出力はＡＴＤＢ信号に追従する。しかし、イン
バータ２２の出力は高でＮＯＲゲート２４の出力を低と
する。したがって、ＡＮＤゲート２６の出力は書込み期
間中低である。よって、プルアップ・トランジスタＭ１
及びＭ２は書込み期間中連続的に導通するが、等化トラ
ンジスタＭ３は、ＡＴＤＢパルスの間を除いて遮断され
たままである。
【００２４】図８は、本発明の第２実施例を示す略式回
路図である。本例では、ビットライン・プルアップ・ト
ランジスタＭ１及びＭ２は共に、メモリ区画の１つを選
択する信号Ｙｎによってゲート制御される。選択されな
かった区画では、プルアップ・トランジスタＭ１，Ｍ２
及び等化トランジスタＭ３を導通状態に維持する。選択
された区画では、これらのトランジスタは遮断され、Ｙ
パス・トランジスタＭ４〜Ｍ７は、選択された区画のビ
ットラインを局部データラインＬＤＬ及びＬＤＬＢに接
続する。局部データライン間に等化トランジスタＭ１３
が接続され、トランジスタＭ１１及びＭ１２は、局部デ
ータラインの双方をＶCCレベルに引上げるプルアップ素
子として作用する。３トランジスタＭ１１〜Ｍ１３のゲ
ートは、すべてＢＬＥＱ信号を受けるように接続されて
いるので、選択されたメモリ区画に対する局部データラ
インの等化及びプルアップは、ビットラインについて前
述したと同様にして行われる。ＢＬＥＱ（クロック）信
号は、書込み期間中トランジスタＭ１１〜Ｍ１３を遮断
するため高を維持する。
路図である。本例では、ビットライン・プルアップ・ト
ランジスタＭ１及びＭ２は共に、メモリ区画の１つを選
択する信号Ｙｎによってゲート制御される。選択されな
かった区画では、プルアップ・トランジスタＭ１，Ｍ２
及び等化トランジスタＭ３を導通状態に維持する。選択
された区画では、これらのトランジスタは遮断され、Ｙ
パス・トランジスタＭ４〜Ｍ７は、選択された区画のビ
ットラインを局部データラインＬＤＬ及びＬＤＬＢに接
続する。局部データライン間に等化トランジスタＭ１３
が接続され、トランジスタＭ１１及びＭ１２は、局部デ
ータラインの双方をＶCCレベルに引上げるプルアップ素
子として作用する。３トランジスタＭ１１〜Ｍ１３のゲ
ートは、すべてＢＬＥＱ信号を受けるように接続されて
いるので、選択されたメモリ区画に対する局部データラ
インの等化及びプルアップは、ビットラインについて前
述したと同様にして行われる。ＢＬＥＱ（クロック）信
号は、書込み期間中トランジスタＭ１１〜Ｍ１３を遮断
するため高を維持する。
【００２５】図９は、図８のＳＲＡＭに必要なＢＬＥＱ
信号の発生回路を示す略式回路図である。本回路の図６
のものと異なる点は、ＢＬＰＵクロックの必要がなく、
したがって、該クロックを発生するためのゲート２４，
２６を含む回路が省略されていることである。その他の
点では、図９と図６の回路は同じである。
信号の発生回路を示す略式回路図である。本回路の図６
のものと異なる点は、ＢＬＰＵクロックの必要がなく、
したがって、該クロックを発生するためのゲート２４，
２６を含む回路が省略されていることである。その他の
点では、図９と図６の回路は同じである。
【００２６】図１０は、本発明の第３実施例を示す略式
回路図である。本例では、各ビットラインに２個の等化
トランジスタＭ３ａ及びＭ３ｂが設けられ、各局部デー
タラインに２個の等化トランジスタＭ１３ａ及びＭ１３
ｂが設けられる。すべての等化トランジスタ対の各トラ
ンジスタには、ＢＬＥＱ１又はＢＬＥＱ２のゲート信号
が個別に与えられる。
回路図である。本例では、各ビットラインに２個の等化
トランジスタＭ３ａ及びＭ３ｂが設けられ、各局部デー
タラインに２個の等化トランジスタＭ１３ａ及びＭ１３
ｂが設けられる。すべての等化トランジスタ対の各トラ
ンジスタには、ＢＬＥＱ１又はＢＬＥＱ２のゲート信号
が個別に与えられる。
【００２７】図１１は、図１０のメモリの動作に必要な
クロック信号を発生する回路を示す略式回路図である。
図１１の回路は、２つのゲート信号ＢＬＥＱ１及びＢＬ
ＥＱ２並びにＢＬＰＵ信号を発生する。ＢＬＰＵ信号
は、ビットライン・プルアップ・トランジスタＭ１及び
Ｍ２のゲートに接続される。データライン・プルアップ
・トランジスタＭ１１及びＭ１２は、ＢＬＥＱ１信号に
よってゲートされる。トランジスタＭ２１〜Ｍ２７並び
にインバータ２０及び２２は、図６の対応する部分と同
一である。ＢＬＰＵを発生するゲート２４及び２６も、
図６のそれらと同一である。ゲート２８は図６のゲート
２８と同じ入力をもつが、その出力はバッファ３２を介
してＢＬＥＱ１で示すクロック信号となる。一方、ＡＴ
ＤＢ信号はバッファ３４を通ってクロック信号ＢＬＥＱ
２になる。
クロック信号を発生する回路を示す略式回路図である。
図１１の回路は、２つのゲート信号ＢＬＥＱ１及びＢＬ
ＥＱ２並びにＢＬＰＵ信号を発生する。ＢＬＰＵ信号
は、ビットライン・プルアップ・トランジスタＭ１及び
Ｍ２のゲートに接続される。データライン・プルアップ
・トランジスタＭ１１及びＭ１２は、ＢＬＥＱ１信号に
よってゲートされる。トランジスタＭ２１〜Ｍ２７並び
にインバータ２０及び２２は、図６の対応する部分と同
一である。ＢＬＰＵを発生するゲート２４及び２６も、
図６のそれらと同一である。ゲート２８は図６のゲート
２８と同じ入力をもつが、その出力はバッファ３２を介
してＢＬＥＱ１で示すクロック信号となる。一方、ＡＴ
ＤＢ信号はバッファ３４を通ってクロック信号ＢＬＥＱ
２になる。
【００２８】等化トランジスタ対Ｍ３ａ及びＭ３ｂ（図
１０）は、それぞれＢＬＥＱ１及びＢＬＥＱ２で駆動さ
れ、これによって図６のＡＮＤゲート３０に対応するＡ
ＮＤゲートが不要となる。等化トランジスタ対Ｍ１３ａ
及びＭ１３ｂも、同じくクロック信号ＢＬＥＱ１及びＢ
ＬＥＱ２によって個別に駆動される。ＢＬＥＱ１信号
は、トランジスタＭ２１〜Ｍ２４及びＭ２７より成るタ
イマーによって制御される。一方、ＢＬＥＱ２信号は、
前述のように、通常の時間切れの終わりの前に新たなア
ドレス変移が発生するアドレス・スキュー・サイクルに
対する等化を与える。図１２は、図１１の回路の動作を
示す波形図である。
１０）は、それぞれＢＬＥＱ１及びＢＬＥＱ２で駆動さ
れ、これによって図６のＡＮＤゲート３０に対応するＡ
ＮＤゲートが不要となる。等化トランジスタ対Ｍ１３ａ
及びＭ１３ｂも、同じくクロック信号ＢＬＥＱ１及びＢ
ＬＥＱ２によって個別に駆動される。ＢＬＥＱ１信号
は、トランジスタＭ２１〜Ｍ２４及びＭ２７より成るタ
イマーによって制御される。一方、ＢＬＥＱ２信号は、
前述のように、通常の時間切れの終わりの前に新たなア
ドレス変移が発生するアドレス・スキュー・サイクルに
対する等化を与える。図１２は、図１１の回路の動作を
示す波形図である。
【００２９】図１３は、本発明の第４実施例を示す略式
回路図である。局部データライン上の等化及びプルアッ
プ・トランジスタは、ＢＬＥＱ１及びＢＬＥＱ２信号に
より駆動される。ビットラインに対する等化トランジス
タＭ３並びにプルアップ・トランジスタＭ１及びＭ２
は、図８について述べたように、復号されたＹｎ信号に
より駆動される。図１４は、図１３のメモリに必要なＢ
ＬＥＱ１及びＢＬＥＱ２信号を発生する回路を示す略式
回路図である。本回路は、ＢＬＰＵ信号が不要のため該
信号を発生する回路を省略した点を除き、図１１のもの
と同じである。
回路図である。局部データライン上の等化及びプルアッ
プ・トランジスタは、ＢＬＥＱ１及びＢＬＥＱ２信号に
より駆動される。ビットラインに対する等化トランジス
タＭ３並びにプルアップ・トランジスタＭ１及びＭ２
は、図８について述べたように、復号されたＹｎ信号に
より駆動される。図１４は、図１３のメモリに必要なＢ
ＬＥＱ１及びＢＬＥＱ２信号を発生する回路を示す略式
回路図である。本回路は、ＢＬＰＵ信号が不要のため該
信号を発生する回路を省略した点を除き、図１１のもの
と同じである。
【００３０】本発明は、上述の実施例に限らず、特許請
求の範囲内において種々の変形及び変更をすることがで
きる。例えば、上述のＡＴＤＢ，ＢＬＥＱ及びＢＬＰＵ
クロック信号は、メモリの作動区画（又はブロック）内
でのみ作用する局部クロックでもよい。電力を節約する
ためメモリをワードラインに沿った区画（又はブロッ
ク）に分割するのが普通であるから、上述のクロック信
号を局部化し、作動ブロックにのみ与えるようにしても
よい。こうすると、信号ラインの全長、したがって容量
性負荷を減らすことができる。この場合、各部にＡＴＤ
Ｂ，ＢＬＰＵ及び種々のＢＬＥＱ信号を制御するゲート
を設け、それらを現在作動中のメモリ区画にのみ与える
ことになる。
求の範囲内において種々の変形及び変更をすることがで
きる。例えば、上述のＡＴＤＢ，ＢＬＥＱ及びＢＬＰＵ
クロック信号は、メモリの作動区画（又はブロック）内
でのみ作用する局部クロックでもよい。電力を節約する
ためメモリをワードラインに沿った区画（又はブロッ
ク）に分割するのが普通であるから、上述のクロック信
号を局部化し、作動ブロックにのみ与えるようにしても
よい。こうすると、信号ラインの全長、したがって容量
性負荷を減らすことができる。この場合、各部にＡＴＤ
Ｂ，ＢＬＰＵ及び種々のＢＬＥＱ信号を制御するゲート
を設け、それらを現在作動中のメモリ区画にのみ与える
ことになる。
【００３１】以上説明したとおり、本発明によれば、読
出し時にビットラインをプルアップする必要がなく、ビ
ットライン間の最大電圧差を低くすることができ、ビッ
トラインを等化するのに要される時間が少なくて済まさ
れるので、ＳＲＡＭのアクセス時間が短縮され得るばか
りか、アドレス・スキュー・サイクルにも応答可能とな
っている。
出し時にビットラインをプルアップする必要がなく、ビ
ットライン間の最大電圧差を低くすることができ、ビッ
トラインを等化するのに要される時間が少なくて済まさ
れるので、ＳＲＡＭのアクセス時間が短縮され得るばか
りか、アドレス・スキュー・サイクルにも応答可能とな
っている。
【図面の簡単な説明】
【図１】従来のＳＲＡＭの例を示す略式回路図である。
【図２】図１のメモリの動作を示す波形図である。
【図３】本発明の第１実施例を示す略式回路図である。
【図４】図３のメモリの動作を示す波形図である。
【図５】ずれたアドレス変移がある場合の図３のメモリ
の動作を示す波形図である。
の動作を示す波形図である。
【図６】図３のメモリに用いるクロック信号発生回路を
示す略式回路図である。
示す略式回路図である。
【図７】図６の回路の動作を示す波形図である。
【図８】本発明の第２実施例を示す略式回路図である。
【図９】図８のメモリに用いるクロック信号発生回路を
示す略式回路図である。
示す略式回路図である。
【図１０】本発明の第３実施例を示す略式回路図であ
る。
る。
【図１１】図１０のメモリに用いるクロック信号発生回
路を示す略式回路図である。
路を示す略式回路図である。
【図１２】図１１の回路の動作を示す波形図である。
【図１３】本発明の第４実施例を示す略式回路図であ
る。
る。
【図１４】図１３のメモリに用いるクロック信号発生回
路を示す略式回路図である。
路を示す略式回路図である。
ＷＬ１〜ＷＬｍ ワードライン
ＢＬ，ＢＬＢ ビットライン
Ｍ１，Ｍ２ プルアップ・トランジスタ
Ｍ３，Ｍ３ａ 等化トランジスタ
ＢＬＥＱ，ＢＬＥＱ１，ＢＬＥＱ２ 等化トランジスタ
制御信号 ＢＬＰＵ プルアップ・トランジスタ制御信号
制御信号 ＢＬＰＵ プルアップ・トランジスタ制御信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 リー−リーン シュー
アメリカ合衆国 95134 カリフォルニ
ア州 サン ノゼ，パークウェイ，リバ
ー オークス 6118，ソニー マイクロ
エレクトロニクス デザイン センター
内
(72)発明者 チェンミン ダブリュー ツン
アメリカ合衆国 95134 カリフォルニ
ア州 サン ノゼ，パークウェイ，リバ
ー オークス 6118，ソニー マイクロ
エレクトロニクス デザイン センター
内
(56)参考文献 特開 昭63−211190（ＪＰ，Ａ)
特開 平１−138675（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/41 - 1/419
Claims (7)
- 【請求項１】 複数のメモリセル、該メモリセルに接続
された複数のワードライン及び複数のビットライン対、
及び少なくとも１対のビットライン間に接続された等化
トランジスタを含む、上記ビットラインを等化する手段
を有するスタティック・ランダムアクセスメモリにおい
て、 上記等化トランジスタを平常時導通させ、平常時でのア
ドレス変移の検出に応答して、上記等化トランジスタを
所定期間、遮断するに際して、上記所定期間終了前にア
ドレス変移が検出された場合には、該検出に応答して、
上記等化トランジスタを短時間、導通させた後に所定期
間、遮断する手段を具えて成るスタティック・ランダム
アクセスメモリ。 - 【請求項２】 上記ビットライン対の一方及び電位源間
に接続された少なくとも１個のプルアップ・トランジス
タと、該プルアップ・トランジスタを平常時導通させ、
平常時でのアドレス変移の検出に応答して、上記プルア
ップ・トランジスタを所定期間、遮断するに際して、上
記所定期間終了前にアドレス変移が検出された場合に
は、該検出に応答して、上記プルアップ・トランジスタ
を短時間、導通させた後に所定期間、遮断する手段とを
含む請求項１記載のスタティック・ランダムアクセスメ
モリ。 - 【請求項３】 上記ビットラインを等化する手段は、上
記ビットライン対間に並列に接続された１対の等化トラ
ンジスタを有し、少なくとも何れか一方の等化トランジ
スタは、アドレス変移の検出の度に、該検出に応答して
短時間、導通される請求項１記載のスタティック・ラン
ダムアクセスメモリ。 - 【請求項４】 上記メモリセルのアクセス時間特性に従
って、上記所定期間を定めるタイマー手段を含む請求項
１記載のスタティック・ランダムアクセスメモリ。 - 【請求項５】 ワードライン及びビットラインによって
区分された複数のメモリセル、該メモリセルに対して書
込まれ読出されるデータが表れる１対の局部データライ
ン、及び該局部データライン間に接続された等化トラン
ジスタを含む、上記データラインに対する等化回路を有
するスタティック・ランダムアクセスメモリにおいて、 上記等化トランジスタを平常時導通させ、平常時でのア
ドレス変移の検出に応答して、上記等化トランジスタを
所定期間、遮断するに際して、上記所定期間終了前にア
ドレス変移が検出された場合には、該検出に応答して、
上記等化トランジスタを短時間、導通させた後に所定期
間、遮断する手段を具えて成るスタティック・ランダム
アクセス メモリ。 - 【請求項６】 １対のビットライン間に接続されたビッ
トライン等化トランジスタと、該等化トランジスタを平
常時導通させる手段と、上記メモリセルの１グループを
選択的に読出し又は書込み可能とする手段と、読出し又
は書込みのためのメモリセルの１グループの選択に応答
して、上記ビットライン等化トランジスタを遮断する手
段とを含む請求項５記載のスタティック・ランダムアク
セスメモリ。 - 【請求項７】 １ビットライン及び電位源間に接続され
た少なくとも１個のプルアップ・トランジスタと、該プ
ルアップ・トランジスタを平常時導通させる手段と、上
記メモリセルの１グループを選択的に読出し又は書込み
可能とする手段と、読出し又は書込みのためのメモリセ
ルの１グループの選択に応答して上記プルアップ・トラ
ンジスタを遮断する手段とを含む請求項５記載のスタテ
ィック・ランダムアクセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US949217 | 1992-09-23 | ||
| US07/949,217 US5355343A (en) | 1992-09-23 | 1992-09-23 | Static random access memory with self timed bit line equalization |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06203566A JPH06203566A (ja) | 1994-07-22 |
| JP3360892B2 true JP3360892B2 (ja) | 2003-01-07 |
Family
ID=25488762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23832193A Expired - Lifetime JP3360892B2 (ja) | 1992-09-23 | 1993-09-24 | スタティック・ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5355343A (ja) |
| JP (1) | JP3360892B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587542B2 (ja) * | 1992-06-19 | 2004-11-10 | インテル・コーポレーション | 電力消費を節減する方法および装置 |
| KR0137105B1 (ko) * | 1993-06-17 | 1998-04-29 | 모리시다 요이치 | 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치 |
| JPH0757466A (ja) * | 1993-08-12 | 1995-03-03 | Toshiba Corp | 半導体集積回路 |
| US5572473A (en) * | 1994-11-29 | 1996-11-05 | Sony Corporation Of Japan | Bit line conditioning circuit for random access memory |
| US5521874A (en) * | 1994-12-14 | 1996-05-28 | Sun Microsystems, Inc. | High speed differential to single ended sense amplifier |
| US5732036A (en) * | 1997-02-14 | 1998-03-24 | Micron Technology, Inc. | Memory device communication line control |
| US6072738A (en) * | 1998-03-09 | 2000-06-06 | Lsi Logic Corporation | Cycle time reduction using an early precharge |
| US6154386A (en) * | 1998-06-16 | 2000-11-28 | G-Link Technology | Memory device having a wide data path |
| KR100279058B1 (ko) * | 1998-07-13 | 2001-01-15 | 윤종용 | 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치 |
| JP4338010B2 (ja) * | 2002-04-22 | 2009-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| CN100416701C (zh) * | 2003-06-13 | 2008-09-03 | 钰创科技股份有限公司 | 相容于sram界面的dram的延迟读取/储存方法和电路 |
| US8693236B2 (en) * | 2011-12-09 | 2014-04-08 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features |
| US8593860B2 (en) | 2011-12-09 | 2013-11-26 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays |
| US10217507B2 (en) * | 2016-11-08 | 2019-02-26 | Globalfoundries Inc. | Bending circuit for static random access memory (SRAM) self-timer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057156B2 (ja) * | 1978-05-24 | 1985-12-13 | 株式会社日立製作所 | 半導体メモリ装置 |
| US4355377A (en) * | 1980-06-30 | 1982-10-19 | Inmos Corporation | Asynchronously equillibrated and pre-charged static ram |
| US4658381A (en) * | 1985-08-05 | 1987-04-14 | Motorola, Inc. | Bit line precharge on a column address change |
| US4751680A (en) * | 1986-03-03 | 1988-06-14 | Motorola, Inc. | Bit line equalization in a memory |
| US4878198A (en) * | 1988-01-25 | 1989-10-31 | Visic, Incorporated | Static ram with common data line equalization |
| JPH02218092A (ja) * | 1989-02-18 | 1990-08-30 | Sony Corp | 半導体メモリ装置 |
| US5036492A (en) * | 1990-02-15 | 1991-07-30 | Advanced Micro Devices, Inc. | CMOS precharge and equalization circuit |
-
1992
- 1992-09-23 US US07/949,217 patent/US5355343A/en not_active Expired - Lifetime
-
1993
- 1993-09-24 JP JP23832193A patent/JP3360892B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06203566A (ja) | 1994-07-22 |
| US5355343A (en) | 1994-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2824494B2 (ja) | タイミング回路 | |
| US4766572A (en) | Semiconductor memory having a bypassable data output latch | |
| US20050013175A1 (en) | Semiconductor memory device having over-driving scheme | |
| JP3360892B2 (ja) | スタティック・ランダムアクセスメモリ | |
| US7307901B2 (en) | Apparatus and method for improving dynamic refresh in a memory device | |
| JP2000195271A (ja) | 半導体メモリ装置 | |
| CN103426456A (zh) | 追踪电路及存储电路 | |
| JP4338010B2 (ja) | 半導体集積回路装置 | |
| JP2604276B2 (ja) | 半導体記憶装置 | |
| US20190279707A1 (en) | Method and circuit for adaptive read-write operation in self-timed memory | |
| JPH03272087A (ja) | 半導体記憶装置 | |
| JP5034133B2 (ja) | 半導体記憶装置 | |
| JPS6171494A (ja) | 半導体記憶装置 | |
| JPS6362839B2 (ja) | ||
| JPH01119982A (ja) | スタティック型ランダムアクセスメモリ | |
| JPH1069775A (ja) | 半導体記憶装置 | |
| US6067264A (en) | High speed semiconductor memory device | |
| JP3087693B2 (ja) | 半導体記憶装置 | |
| JPH01116992A (ja) | センス増幅器制御回路 | |
| EP1132923B1 (en) | Bit line sense circuit and method for dynamic random access memories | |
| Shah et al. | Design and analysis of 256 bit SRAM in deep submicron CMOS technologies | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPS6313276B2 (ja) | ||
| JPH02302994A (ja) | 半導体メモリ装置 | |
| JPS60182595A (ja) | ランダムアクセスメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091018 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091018 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101018 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111018 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121018 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131018 Year of fee payment: 11 |