JPS6258487A - Static type memory - Google Patents
Static type memoryInfo
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- JPS6258487A JPS6258487A JP60197129A JP19712985A JPS6258487A JP S6258487 A JPS6258487 A JP S6258487A JP 60197129 A JP60197129 A JP 60197129A JP 19712985 A JP19712985 A JP 19712985A JP S6258487 A JPS6258487 A JP S6258487A
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- Japan
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- bit line
- section
- memory cell
- pull
- line
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- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに係り、特にメモリセルアレイが
複数個のセクションに分割され、オートパワーダウン機
能を有するスタティック型メモリのビット線駆動系に関
する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory, and more particularly to a bit line drive system of a static memory in which a memory cell array is divided into a plurality of sections and has an auto power-down function.
従来、スタティック型ランダムアクセスメモ！Ｊ （Ｓ
ＲＡＭ）の読み出し動作の高速化を図るため、読み出し
時におけるビット線の電圧振幅を減らしている。このた
めには、たとえば第５図に示すように各カラムにおける
一対のビット線ＢＬ。Traditionally, static type random access memo! J (S
In order to speed up the read operation of RAM), the voltage amplitude of the bit line during read is reduced. For this purpose, for example, a pair of bit lines BL in each column as shown in FIG.
ｉに常時オン型の負荷用のＭＯＳ ）ランジスタ（たと
えばＰチャネル型） Ｑ５１ ’ Ｑ５□を接続してお
き、読み出し時にワード６ｗｒ、により選択されたスタ
ティック聾メモリセルＭＣにおける低電位（Ｌ）側の駆
動トランジスタ（本例ではＱ５．）、およびこれに直列
に接続されているトランスファゲート用トランジスタＱ
５４をそれぞれオン状態にして低電位側のビット線Ｉ３
Ｌの電位を”ＤＤ電源電位とｖ、８を位（接地電位）と
の中間レベルとしていた。なお、高電位（Ｈ）側のビッ
ト線ＢＬはｖＤＤｔ位である。この場合、当然に低電位
側の負荷用トラン・ノスタＱ５□→ピット線ＢＬ→トラ
ンスファｒ−ト用トランジスタＱ５４→駆動用トランジ
スタＱ５３の経路に直流的な貫通電流が流れる。An always-on type load MOS) transistor (for example, P-channel type) Q51'Q5□ is connected to i, and the low potential (L) side of the static deaf memory cell MC selected by word 6wr during reading is connected to A drive transistor (Q5 in this example) and a transfer gate transistor Q connected in series with it.
54 are turned on, and the bit line I3 on the low potential side is turned on.
The potential of L is set to an intermediate level between the DD power supply potential and V,8 (ground potential).The bit line BL on the high potential (H) side is at VDDt.In this case, naturally the low potential A DC through current flows through the path of the side load transistor Q5□→pit line BL→transfer transistor Q54→drive transistor Q53.
一方、メモリセルアレイが２個のセクションに分割され
、アドレス入力により一方のセクションが選択されて他
方のセクションは非選択とされるようなＳＲＡＭとして
、各セクションがたとえば１２８カラム×２５６０−構
成の８１ｃＸ８ピツトのＳＲＡＭが知られている。この
ＳＲＡＭにあっては、選択された一方のセクションにお
ける１２８カラムでそれぞれ前記貫通電流が流れるので
、非常に大きな動作電流が消費される。On the other hand, in an SRAM in which the memory cell array is divided into two sections, one section is selected and the other section is deselected by address input, each section has, for example, an 81c x 8 pit configuration of 128 columns x 2560. SRAM is known. In this SRAM, the through current flows in each of the 128 columns in one selected section, so a very large operating current is consumed.
このようなビット線貫通電流を減少させるためには、同
時に選ばれるメモリセルの個数を減らせばよい。たとえ
ば上記８に×８ピットのＳＲＡＭにおいて、メモリセル
アレイを８個のセクションに分割し、選択されたセクシ
ョン以外のセクシ四ンではワード線が非選択状態になる
ようにすれば、前記ビット線貫通電流が生じるカラムは
１２８カラムから３２カラムへと了に減少するので、ピ
ット線貫通電流による電力消費はτに減少する。In order to reduce such bit line through current, it is sufficient to reduce the number of memory cells that are simultaneously selected. For example, in the above-mentioned 8 x 8 pit SRAM, if the memory cell array is divided into eight sections and the word line is in the non-selected state in four sections other than the selected section, the bit line through current can be reduced. Since the number of columns in which this occurs is significantly reduced from 128 columns to 32 columns, the power consumption due to the pit line through current is reduced to τ.
一方、メモリは、ユーザに示された最小サイクル時間の
間だけ動作させ、選ばれたアドレスのデータを出力バッ
ファに出力してラッチしさえすれば、それ以降のアドレ
スサイクル内の時間はメモリ内部回路は動作状態を続け
ることが必らずしも必要とされない。即ち、メモリは、
アドレス信号入力の変化後から最小サイクル時間よりも
多少長い時間だけ内部回路を動作状態とし、一連の読み
出し動作後は選択ワード線等を非活性化させるという制
御をメモリチップ内部で自動的に行なう（これをオート
パワーダウン、Ａｕｔｏ Ｐｏｗｅｒ Ｄｏｗｎと言う
）ようにすれば、電流消費時間の減少により低消費電力
化を実現することが可能である。On the other hand, if the memory is operated only for the minimum cycle time indicated to the user, and the data at the selected address is output to the output buffer and latched, the time within the subsequent address cycle is controlled by the memory's internal circuits. is not necessarily required to remain in operation. That is, the memory is
Control is automatically performed inside the memory chip to keep the internal circuit in an operating state for a period slightly longer than the minimum cycle time after a change in the address signal input, and to deactivate the selected word line etc. after a series of read operations ( By implementing this function (referred to as auto power down), it is possible to reduce power consumption by reducing current consumption time.
上述したようなメモリセルアレイのセクション分割およ
びオート・臂ワーダウン機能を有するメモリの一例が、
ｌ５ＳＣＣ１９８４、Ｄｉｇｅｓｔ ｏｆＴｅｃｈｎｉ
ｃａｌ Ｐａｐｅｒ Ｐ、２１４＋２１５，３４０に＠
Ａ４６ｎｓ２５６ｋ ＣＭＯ８ＲＡＭ”として磯部他に
より発表されている。このＲＡＭ （スタティック型）
はメモリセルアレイが１６個に分割されており、５１２
カラム（＝３２カラム×１６セクシヨン）×５１２０−
構成となっている。このＳＲＡＭの各セクションにおけ
る１力ラム分の一部を第７図に示シテおり、セフシラン
ワード線肌により選択されたセクションのメモリセルＭ
Ｃが選択されるようになっている。しかし、このＳＲＡ
Ｍにおいても、常時オン状態のＰチャネルトランジスタ
Ｑ 、Ｑ によるビット線負荷を用いているので、
選択セクション内で前述したようなビット線貫通電流を
生じる。また、このＳＲＡＭにおけるオートパワーダウ
ン機能は、読み出しサイクルにおいてアドレス入力の変
化を検知してメモリチップ内部で基本クロックを発生さ
せ、この基本クロックをチップ内部の遅延回路により最
小サイクル時間以上のパルスに引き延ばし、そのｉ４ル
スの発生中はメモリは動作状態を保つが、そのパルスの
終了後は出力データをラッチし、ワード線およびセンス
アンプ等を非活性化して低消費電力状態に移行するもの
である。したがって、読み出しモードについてはサイク
ル時間を長くすればする程、チップの消費電力は低減す
るという大きなメリットが得られるものであり、その様
子を第８図に示す。これに対して、書き込みモードでは
オートパワーダウン機能を使用してはいない。その理由
は、書き込みサイクルでは同一アドレスサイクル内で最
後に入力されたデータ入力信号を入力アドレスのメモリ
セルに書き込まなければならないため、読み出しサイク
ルと同様に前記最小サイクル時間以上のノ９ルスの終了
後にワード線を閉じてメモリセルを非選択状態にするこ
とが許されないからである。したがって、書き込みサイ
クルでは常時オン状態のビット線負荷からビット線対の
一方にビット線貫通電流が流れ続けることを考えると、
書き込みサイクルでは前記した読み出しサイクルのよう
にサイクル時間を伸ばすことによって消費電力を低減で
きるというメリットが得られない。An example of a memory having section division of the memory cell array and auto arm down function as described above is
l5SCC1984, Digest of Techni
cal Paper P, 214+215,340@
A46ns256k CMO8RAM" was announced by Isobe et al. This RAM (static type)
The memory cell array is divided into 16 pieces, 512 pieces.
Columns (=32 columns x 16 sections) x 5120-
The structure is as follows. FIG. 7 shows a part of one RAM in each section of this SRAM, and the memory cell M of the section selected by the Cefsilane word line pattern is shown in FIG.
C is now selected. However, this SRA
M also uses a bit line load of P-channel transistors Q and Q that are always on, so
A bit line through current as described above is generated within the selected section. In addition, the auto power down function in this SRAM detects changes in the address input during the read cycle, generates a basic clock inside the memory chip, and stretches this basic clock to a pulse longer than the minimum cycle time using a delay circuit inside the chip. , while the i4 pulse is occurring, the memory remains in an operating state, but after the pulse ends, the output data is latched, the word line, sense amplifier, etc. are inactivated, and the memory enters a low power consumption state. Therefore, in the read mode, the longer the cycle time, the greater the advantage of reducing the power consumption of the chip, which is shown in FIG. On the other hand, the auto power down function is not used in write mode. The reason for this is that in a write cycle, the data input signal input last in the same address cycle must be written to the memory cell at the input address. This is because it is not allowed to close the word line and make the memory cells unselected. Therefore, considering that during a write cycle, the bit line through current continues to flow from the always-on bit line load to one of the bit line pairs.
In the write cycle, unlike the above-mentioned read cycle, the advantage of reducing power consumption by extending the cycle time cannot be obtained.
上述したように従来のＳＲＡＭは、消費電力を低減する
ために、セクション分割を採用し、オートパワーダウン
機能を採用して読み出しサイクルにおけるメモリ内部回
路動作時間を制限しているが、読み出しサイクルで選択
セクションのビット線に直流的な貫通電流が一時的に生
じており、また書き込みサイクルではオートパワーダウ
ン機能が働らかないことから選択セクションのビット線
に直流的な貫通電流が流れ続けることにより、消費電力
が必らずしも十分に低減されているとは言えない。As mentioned above, in order to reduce power consumption, conventional SRAMs adopt section division and an auto power-down function to limit the memory internal circuit operation time during the read cycle. A direct current through current is temporarily generated in the bit line of the section, and since the auto power down function does not work during the write cycle, the direct current through current continues to flow through the bit line of the selected section, causing consumption. It cannot be said that the power is necessarily reduced sufficiently.
本発明は上記の事情に鑑みてなされたもので、ビット線
駆動に伴なう消費電力を大幅に低減でき、書き込みモー
ドにおいても読み出しモードと同様にサイクル時間が長
い場合の低消費電力化を実現可能であり、しかも読み出
し動作の高速化を実現可能なスタティック型メモリを提
供するものである。The present invention was made in view of the above circumstances, and can significantly reduce power consumption associated with bit line driving, and achieves low power consumption in write mode as well as in read mode when cycle time is long. The purpose of the present invention is to provide a static memory that is capable of realizing high-speed read operations.
即ち、本発明は、メモリセルアレイが複数個のセクショ
ンに分割され、選択されたセクションのメモリセルは選
択されるが非選択のセクションのメモリセルは選択され
ないようにメモリセルアレイのセクション選択制御が行
なわれ。That is, in the present invention, a memory cell array is divided into a plurality of sections, and section selection control of the memory cell array is performed such that memory cells in a selected section are selected but memory cells in unselected sections are not selected. .
かつオートパワーダウン機能を有するスタティック型メ
モリにおいて、メモリセルの記憶データをメモリセルト
ランスファダートを通じて読み出すビット線の駆動系と
して、非選択セクション内のビット線については非選択
サイクル時間内は常時オン状態に制御されるビット線プ
ルアップ用トランジスタによるプルアップ動作を行なわ
せ、選択セクション内のビット線については選択サイク
ル内でセクションワード線の選択が始まるまでの間にプ
リチャージ・イコライズ回路によるプリチャージ・イコ
ライズ動作を行なわせ、前記オートパワーダウン機能が
働いて前記セクションワード線が非選択状態に移行した
後は前記非選択セクションと同様にビット線プルアップ
用トランジスタによるプルアップ動作を行なわせるよう
にしてなることを特徴とするものである。In a static memory that also has an auto power-down function, the bit line in the unselected section is always on during the unselected cycle time as a bit line drive system that reads the data stored in the memory cell through the memory cell transfer dart. The controlled bit line pull-up transistor performs a pull-up operation, and the bit line in the selected section is precharged and equalized by the precharge/equalization circuit before the section word line selection begins in the selection cycle. After the automatic power-down function operates and the section word line shifts to a non-selected state, a bit line pull-up transistor performs a pull-up operation similarly to the non-selected section. It is characterized by this.
したがって、読み出しモードにおいても書き込みモード
においてもビット線には直流的な貫通電流が一切生じな
いので、消費電力自身が大幅に低減するのみならず、サ
イクル時間を長くしていった場合はサイクル時間に反比
例して低消費電力化が実現される。Therefore, since no direct current flow through the bit line occurs in the bit line in either read mode or write mode, not only does the power consumption itself decrease significantly, but when the cycle time is lengthened, the cycle time Lower power consumption is realized in inverse proportion.
また、読み出し時に選択されたメモリセルのみによって
ビット線が駆動されるので、低電位側のビット線の電位
変化が高速化され、読み出し動作でのアクセス時間の高
速化が実現される。Further, since the bit line is driven only by the selected memory cell during reading, the potential change of the bit line on the low potential side is accelerated, and the access time in the read operation is accelerated.
以下、図面を参照して本発明の一実施例を詳細に説明す
る。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図はメモリセルアレイが複数のセクションに分割さ
れたＳＲＡＭにおける隣シ合う２個分のセクション５Ｅ
ＣＪ 、 ５ＥＣ２について、それぞれ代表的に１力ラ
ム分のビット線プリチャージ・イコライズ回路１と、プ
リチャージ・イコライズ信号発生用の二人力のナンド回
路２と、ビット線ＢＬ 、 ＢＬと、ビット線プルアッ
プトランジスタＱ 、「と、ピット線プルアツブトラン
ジＢＰ ＢＰ
スタ駆動用のインバータ回路３と、メモリセルＭＣと、
書き込み制御回路４と、ビット線選択トランジスタＱ、
、 Ｑｌｌと、各セクションにおけるセンス１９ｓｓ
、 ＳＳ ト、セクション用センスアンプＳＳＡと、
センス線プルアップトランジスタＱ 、Ｑ ト、セ
ンス線プルアップトランジスｓｐ ｓｐ
タボ動用のインバータ回路５と、セクシ目ンワードシフ
と、セクションワード線駆動用の二人力のノア回路６と
、全セクションに共通のメインワード線肌およびビット
線イコライズ信号ｉｌｌ ＢＥＬを示している。FIG. 1 shows two adjacent sections 5E in an SRAM in which the memory cell array is divided into a plurality of sections.
For CJ and 5EC2, each typically includes a bit line precharge/equalization circuit 1 for one power ram, a two-man NAND circuit 2 for generating precharge/equalization signals, and bit line BL, BL, and bit line pull. an up transistor Q, a pit line pull-up transistor BP, an inverter circuit 3 for driving the BP star, and a memory cell MC.
a write control circuit 4, a bit line selection transistor Q,
, Qll and sense 19ss in each section
, SS, section sense amplifier SSA,
Sense line pull-up transistor Q, Q, sense line pull-up transistor sp The word line texture and bit line equalization signals ill BEL are shown.
即ち、ビット線ＢＬ 、 ＢＬには、通常オン凰の負荷
は接続されず、ビット線プリチャージ信号扇に同期して
オン動作するビット線プリチャージ・イコライズ回路１
が接続されている。上記各セクションは、セクションデ
コーダ（図示せず）の出力と所定のタイミング信号とに
より規定すれるセクション選択信号Ｓｔ 、８２ ＶＣ
ヨ、り択一的に選択されて動作が制御されるものであり
、セクション選択信号５ｌｅｄ！は対応するセクタ１ン
の前記インバータ回路３．５およびノア回路６の一方の
入力となっている。このノア回路６の他方の入力として
メインワード線■乱が接続されており、上記インバータ
回路３の出力は前記ナンド回路２の一方の入力となって
おり、このナンド回路２の他方の入力としてビット線イ
コライズ信号線ＢＥＬが接続されている。前記ビット線
プルアップトランジスタＱ！ＩＰ Ｉ ＱＵＩＰは、ビ
ット線ＢＬ 、 ＢＬとｖＤＤｌｒＪＬ源との間にそれ
ぞれ接続されたＰチャネルトランジスタからなり、この
各ダートに前記インバータ回路３の出力が接続されてい
る。また、前記センス線プルアップトランジスタＱ８Ｉ
’ Ｉ Ｑ８Ｆは、センス線ｓｓ 、 ｓｓとｖＤＤ電
源との間に接続されたＰチャネルトランジスタからなり
、この各ダートは前記インバ−タ回路５の出力に接続さ
れている。That is, the bit lines BL, BL are not normally connected with on-off loads, and the bit line precharge/equalization circuit 1 is turned on in synchronization with the bit line precharge signal fan.
is connected. Each section has a section selection signal St defined by the output of a section decoder (not shown) and a predetermined timing signal, 82 VC.
The operation is controlled by being selectively selected, and the section selection signal 5led! is one input of the inverter circuit 3.5 and the NOR circuit 6 of the corresponding sector 1. The main word line 2 is connected as the other input of this NOR circuit 6, and the output of the inverter circuit 3 is one input of the NAND circuit 2, and the other input of this NAND circuit 2 is a bit. A line equalization signal line BEL is connected thereto. The bit line pull-up transistor Q! IP I QUIP consists of a P-channel transistor connected between the bit lines BL and BL and the vDDlrJL source, and the output of the inverter circuit 3 is connected to each dart. In addition, the sense line pull-up transistor Q8I
' IQ8F consists of a P-channel transistor connected between the sense lines ss, ss and the vDD power supply, and each dart is connected to the output of the inverter circuit 5.
なお、上記メモリには、図示しないが読み出しモードに
おけるオートパワーダウン機能が設けられている。Note that the memory is provided with an auto power down function in the read mode, although not shown.
また、書き込み制御回路４は、ビット線ＢＬと書き込み
制御信号線４１との間に接続され九Ｎチャネルトランジ
スタＱ４と、ビット線ＢＬと書き込み制御信号線４１と
の間に接続されたＮチ、ヤネルトランジスタＱ４と、カ
ラムデコーダ（図示せず）からのカラム選択信号ＣＤを
反転して上記各トランジスタＱ４−Ｑ４のｆｆ−）に与
えるインバータ回路４鵞とからなる。The write control circuit 4 also includes a nine-channel transistor Q4 connected between the bit line BL and the write control signal line 41, and an N-channel transistor Q4 connected between the bit line BL and the write control signal line 41. It consists of a transistor Q4 and an inverter circuit 4 which inverts a column selection signal CD from a column decoder (not shown) and applies it to each of the transistors Q4 (ff-) of Q4.
次に、上記メモリにおけるビット線駆動動作について第
２図を参照して説明する。選択セクションにおける各カ
ラムでは、アドレスサイクル内でセクシフンワード線兄
の選択が始まる前にビット線プリチャージ信号扇によっ
てビット線プリチャージ・イコライズ回路１が動作して
ビット線ＢＬ 、 ＢＬのプリチャージおよびイコライ
ズが行なわれる。次に、上記セクションワード線肌が選
択されてメモリセルが選択された後は、前記ビット線プ
リチャージ・イコライズ回路１はオフ状態になっている
。したがって、読み出しモードのときには、ビット線Ｂ
Ｌ。Next, the bit line driving operation in the above memory will be explained with reference to FIG. In each column in the selection section, the bit line precharge/equalization circuit 1 is operated by the bit line precharge signal fan to precharge and precharge the bit lines BL and BL before the selection of the sexy word line starts in the address cycle. Equalization is performed. Next, after the section word line skin is selected and the memory cell is selected, the bit line precharge/equalize circuit 1 is in an off state. Therefore, in read mode, bit line B
L.
ＢＬは選択されたメモリセルのみによって駆動されるの
で、低電位側のビット線（本例ではＢＬ）はプリチャー
ジレベル（ｖＤＤ電位）から最終的にはｖ３ｓレベル（
接地電位）まで落ちる。この場合、プリチャージで蓄え
られたビット線電荷がメモリセルＭＣの低電位側のトラ
ンスファゲート用トランジスタおよび駆動用トランジス
タによりディスチャージするのみなので、低電位側のビ
ット線ＢＬの電位変化が高速化されるのでアクセス時間
の高速化が実現可能になる。そして、読み出しサイクル
の間、ビット線ＢＬ、ＢＬでの直流的な貫通電流はなく
、ビット線ＢＬ、ＢＬはｖＤＤ電位、接地電位の相異な
る一方のレベルを保持する。そして、オー） ノｅワー
ダウン機能が働いて選択セクションワード線況が非選択
状態に移行した後は、ビット線プルアップトランジスタ
ＱＢＰ ｌ ’ＩＰおよびセンス線プルアップトランジ
スタＱ 、Ｑ が常時オン状態になってピッＳＰ
８Ｐ
ト線ＢＬ、ＢＬおよびセンス線ｓｓ、ｓｓに対するプル
アップ動作が行なわれる。同様に、非選択セクション内
の各カラムのビット線ＢＬ、ＢＬおよびセンス線ｓｓ、
ｓｓについても、非選択サイクル時間内は常時オン状態
になるビット線プルアップトランジスタＱ 、Ｑ
およびセンス線デルアッＢＰ ＢＰ
プトランジスタＱ８ＰＩＱ８Ｆによるプルアップ動作が
行なわれる。Since BL is driven only by the selected memory cell, the bit line on the low potential side (in this example, BL) goes from the precharge level (vDD potential) to finally the v3s level (
(ground potential). In this case, the bit line charge stored in the precharge is only discharged by the transfer gate transistor and drive transistor on the low potential side of the memory cell MC, so the potential change of the bit line BL on the low potential side is accelerated. Therefore, it is possible to achieve faster access times. During the read cycle, there is no direct current through current in the bit lines BL, BL, and the bit lines BL, BL maintain one of the different levels of the vDD potential and the ground potential. Then, after the word-down function operates and the selected section word line status shifts to a non-selected state, the bit line pull-up transistor QBPl'IP and the sense line pull-up transistors Q and Q are always on. Tepi SP
A pull-up operation is performed on the 8P lines BL, BL and the sense lines ss, ss. Similarly, the bit lines BL and sense lines ss of each column in the unselected section,
Regarding ss, bit line pull-up transistors Q and Q are always on during non-selection cycle time.
A pull-up operation is performed by the pull-up transistor Q8PIQ8F on the sense line BP BP .
上述した読み出しモードにおける各部信号波形を第３図
に示している。即ち、アドレス入力が変化したのちビッ
ト線イコライズ信号φ□９がハイレベル（Ｈ） 、選択
セクション（たとエバ５ＥＣ７）においてはセクション
選択信号Ｓ１が、ロウレベル（Ｌ）になると、インバー
タ回路３の出力φＰＵおよびインバータ回路５の出力φ
Ｐ１１８Ｂがそれぞれハイレベルになる。これによって
、ナンド回路２の出力（ビット線プリチャージ信号φ１
．）がロウレベルになり、ビット線プリチャージ・イコ
ライズ回路１がオン状態になる。次に、ビット線イコラ
イズ信号φｌｌｌ、Ｑがロウレゝルになり、メインワー
ド線肌がロウレベルになると、前記ナンド回路２の出力
はハイレベルになり、ノア回路６の出力（セクションワ
ードシフ信号）がハイレベルに彦り、ピット線プリチャ
ージ・イコライズ動作が終了してメモリセルＭＣの選択
が行なわれる。これにより、選択セクション５ＥＣＩの
各カラムにおいて、ビット線ＢＬ、ＢＬの電位が選択メ
モリセルＭＣのデータに応じて定まる（この場合、低電
位側のビット線はｖＤＤ電位から最終的には接地電位ま
で変化する）ようになる。そして、カラムデコーダ出力
ＣＤにより選択されたカラムのビット線データがセｙ、
ｒ、線ｓｓ、ｓｓ ヲｉてセクション用センスアンゾＳ
ＳＡによシセンス増幅される。このようなプリチャージ
からセンスまでの間、ビット線プルアップトランジスタ
ＱＢｐ ＊ ＋石５はインバータ回路３の出力φＰＵ
（ハイレベル）によりオフになっており、センス線プル
アツブトランジスタＱ８Ｆ’砧はインバータ回路５の出
力”ＰＵ８１１ （ハイレベル）によりオフになってい
る。そして、選択セクションにおいてオートノ４ワーダ
ウン機能が働いたのちおよび非選択セクションにおいて
は、セクション選択信号がノ為イレペルになり、インバ
ータ回路３．５の出力はそれぞれロウレベルであり、ビ
ット線プルアップトランジスタＱＢｐ ｅ帖およびセン
ス線プルアップトランジスタＱＩＩＰ Ｉ ＱＩＩＦが
それぞれオンであり、ビット線ＢＬ、ＢＬおよびセンス
線ｓｓ 、 ｓｓはそれぞれプルアップされている。FIG. 3 shows the signal waveforms of various parts in the read mode described above. That is, after the address input changes, the bit line equalize signal φ□9 goes to high level (H), and the section selection signal S1 goes to low level (L) in the selected section (and Eva 5EC7), and the output φPU of the inverter circuit 3 and the output φ of the inverter circuit 5
P118B becomes high level. As a result, the output of the NAND circuit 2 (bit line precharge signal φ1
．． ) becomes low level, and the bit line precharge/equalize circuit 1 is turned on. Next, when the bit line equalization signals φll and Q become low level and the main word line skin becomes low level, the output of the NAND circuit 2 becomes high level, and the output of the NOR circuit 6 (section word shift signal) becomes low level. The signal returns to high level, the pit line precharge/equalize operation is completed, and the memory cell MC is selected. As a result, in each column of the selection section 5ECI, the potential of the bit lines BL, BL is determined according to the data of the selected memory cell MC (in this case, the bit line on the low potential side goes from the vDD potential to the ground potential eventually). change). Then, the bit line data of the column selected by the column decoder output CD is set as
r, line ss, ss Sense anzo S for section
It is sense amplified by SA. During such a period from precharging to sensing, the bit line pull-up transistor QBp*+stone 5 is connected to the output φPU of the inverter circuit 3.
(high level), and the sense line pull-up transistor Q8F' is turned off by the output "PU811" (high level) of the inverter circuit 5.Then, the automatic four-power down function is activated in the selection section. After that, in the non-selected section, the section selection signal goes low, the outputs of the inverter circuits 3.5 are at low level, and the bit line pull-up transistor QBpe and the sense line pull-up transistor QIIP I QIIF are turned off. Each is on, and the bit lines BL, BL and sense lines ss, ss are each pulled up.
なお、読み出しモードにおいては、書き込み制御信号線
４１．４１の信号ｄｉｎ ＊ ｄｉｎはそれぞれハイレ
ベルであり、書き込み制御トランジスタＱ＜ 、−Ｑ４
はそれぞれオフ状態である。Note that in the read mode, the signals din*din of the write control signal lines 41 and 41 are respectively at high level, and the write control transistors Q<, -Q4
are in the off state.
したがって、読み出しモードにおいては、ビット線ＢＬ
、ＢＬを介しての直流的な貫通電流が一切生じないので
、読み出し動作における消費電力自身も大幅に低減する
のみならず、読み出しモードでのサイクル時間を長くし
ていった場合はサイクル時間に反比例して低消費電力化
が実現される。また、読み出し時における低電位側のビ
ット線の電位変化が高速化されるので、読み出し動作で
のアクセス時間の高速化が実現される。Therefore, in read mode, bit line BL
, since no DC-like through current occurs through the BL, not only does the power consumption itself in the read operation decrease significantly, but when the cycle time in read mode is lengthened, the power consumption is inversely proportional to the cycle time. As a result, lower power consumption is achieved. Further, since the potential change of the bit line on the low potential side during reading is accelerated, the access time in the reading operation is accelerated.
一方書き込みモードにおける各部信号波形を第４図に示
している。即ち、アドレス入力変化後に選択セクション
ではビット線プリチャージ信号φ、Ｃによシブリチャー
ジ・イコライズが行なわれたのちセクシ璽ンワード線髭
が選択されるまでは読み出しモードにおけると同様であ
る。そして、メモリ選択と同時にたとえば”１″データ
を書き込む場合、従来と同じく書き込み制御信号線４１
，４１．の信号ｄｉｎ ｌ ｄｉｎは各対応してｖＤＤ
電位、ｖｓｓ電位にプルアップ、プルダウンされる。こ
れにより、選択カラムではインバータ回路４雪の出力（
ハイレベル）によす書キ込み制御が行なわれてビット線
ＢＬ 、ＢＬがｖＤＤ電位、接地電位の相異なる一方に
設定されるが、非選択カラムではインバータ回路４２の
出力（ロウレベル）により書き込み制御トランジスタＱ
４．Ｑ４がそれぞれオフにされるのでビット線ＢＬ、Ｂ
Ｌは選択メモリセルのデータに応じて変化するようにな
るＯなお、書き込みモードにおいてはオートノクワ−ダ
ウン機能が働らかないので選択セクションではセクショ
ン選択信号が次のアドレス入力があるまで続き、これに
よってセクションワード線凱の選択状態、ビットｍｆル
アッデトランジスタＱＢＰ Ｉ ＱＢＰのオフ状態、セ
ンス線プルアップトランジスタＱ８Ｐ ＃ ｑｓｐのオ
フ状態が次のアドレス入力があるまで続く。On the other hand, FIG. 4 shows the signal waveforms of various parts in the write mode. That is, after a change in the address input, the bit line precharge signals φ and C are used in the selected section to perform recharging and equalization, and the process is the same as in the read mode until the sexy word line is selected. When writing data "1", for example, at the same time as memory selection, the write control signal line 41
,41. The signals din l din are respectively vDD
The potential is pulled up and pulled down to the vss potential. As a result, in the selected column, the output of the inverter circuit 4 (
The bit lines BL and BL are set to different one of the vDD potential and the ground potential. However, in non-selected columns, write control is performed by the output (low level) of the inverter circuit 42. transistor Q
4. Since Q4 is turned off, the bit lines BL and B
L will change according to the data of the selected memory cell. Note that in the write mode, the auto-no-knock-down function does not work, so the section selection signal continues in the selected section until the next address input. The selected state of the word line Gai, the off state of the bit mf pull-up transistor QBP I QBP, and the off state of the sense line pull-up transistor Q8P #qsp continue until the next address input.
一方、非選択セクションでは読み出しモードにおけると
同様にビット線ＢＬ、ＢＬおよびセンス線ｓｓ 、 ｓ
ｓはそれぞれプルアップされている。On the other hand, in the unselected section, the bit lines BL, BL and the sense lines ss, s
s are each pulled up.
したがって、書き込みモードにおいては、ビット線ＢＬ
、ＢＬを介しての直流的な貫通電流が一切生じないので
、書き込み動作における消費電力自身も大幅に低減する
のみならず、書き込みモードでのサイクル時間を長くし
ていった場合にはサイクル時間に反比例して低消費電力
化が実現されることは前記読み出しモードにおけると同
様である。Therefore, in write mode, bit line BL
, since no DC-like through current occurs through the BL, not only the power consumption itself in the write operation is greatly reduced, but also the cycle time increases when the cycle time in the write mode is lengthened. As in the read mode, power consumption is reduced in inverse proportion.
上述したように本発明のスタティック壓メモリによれば
、ピット線駆動に伴なう消費電力を大幅に低減でき、書
き込みモードにおいても読み出しモードと同様にサイク
ル時間が長い場合の低消費電力化を実現可能であり、し
かも読み出し動作の高速化を実現可能である。As described above, according to the static memory of the present invention, power consumption associated with pit line driving can be significantly reduced, and power consumption can be reduced even when the cycle time is long in the write mode as well as in the read mode. This is possible, and moreover, it is possible to realize faster read operations.
第１図は本発明のスタティック壓メモリの一実施例にお
ける一部を示す回路図、第２図は第１図のメモリにおけ
る選択セクションの各カラムでのピット線駆動動作を示
す信号波形図、第３図および第４図はそれぞれ第１図の
メモリにおける読み出しモードおよび書き込みモードで
の各部動作を示す信号波形図、第５図は従来のＳＲＡＭ
における各カラムの一部を示す回路図、第６図は第５図
のカラムにおける読み出し動作を示す信号波形図、第７
図は従来のオートハワーダウン機能を有するＳＲＡＭに
おける分割されたセクションの各カラムの一部を示す回
路図、笛８図は第７図のＳＲＡＭにおける読み出しモー
ドでのサイクル時間と消費電力との関係を示す特性図で
ある。
５Ｅ（Ｊ 、 ５ＥＣ２・・・セクション、ＢＬ、ＢＬ
・・・ビット線、ｓｓ、ｓｓ・・・センス線、ＢＥＱ・
・・ビット線イコライズ信号線、ＭＭ、・・・メインワ
ード線、 ８ＷＬ ・・・セクションワード線、ＭＣ・
・・メモリセル、 ＳＳＡ・・・セクション用センスア
ンプ、Ｑ 、Ｑ−・・・ビット線プ＋ＩＰ
！ＩＰ
ルアツブトランジスタ、ＱＢｐ ＋ Ｑｇｐ ・・’セ
ンス線プルアップトランジスタ、１・・・ビット線プリ
チャージ・イコライズ回路、２・・・ナンド回路、３．
５・・・インバータ回路。
出願人代理人 弁理士 鈴 江 武 彦第１図
第２図
ｄｉｎ石
誌ケ崎（−ド
第３図
第４図
第５図
第６因
第７図
′１−鴎７ノ乍１ノー１罠乱
第８図FIG. 1 is a circuit diagram showing a part of an embodiment of the static memory of the present invention, FIG. 2 is a signal waveform diagram showing pit line driving operation in each column of the selected section in the memory of FIG. 1, and FIG. Figures 3 and 4 are signal waveform diagrams showing the operation of each part in the read mode and write mode, respectively, in the memory of Figure 1, and Figure 5 is a diagram of the conventional SRAM.
6 is a circuit diagram showing a part of each column in FIG. 6, a signal waveform diagram showing a read operation in the column in FIG.
The figure is a circuit diagram showing a part of each column of a divided section in a conventional SRAM with an auto power-down function, and the whistle figure 8 shows the relationship between cycle time and power consumption in read mode in the SRAM of Figure 7. FIG. 5E (J, 5EC2... section, BL, BL
...Bit line, ss, ss...Sense line, BEQ・
・・Bit line equalization signal line, MM, ・・Main word line, 8WL ・・Section word line, MC・
...Memory cell, SSA...Sense amplifier for section, Q, Q-...Bit line +IP
! IP pull-up transistor, QBp + Qgp...'Sense line pull-up transistor, 1...Bit line precharge/equalization circuit, 2...NAND circuit, 3.
5...Inverter circuit. Applicant's agent Patent attorney Takehiko Suzue Ran figure 8
Claims (2)
れ、選択されたセクションのメモリセルは選択されるが
非選択のセクシヨンのメモリセルは選択されないように
メモリセルアレイのセクション選択制御が行なわれ、か
つオートパワーダウン機能を有するスタティック型メモ
リにおいて、メモリセルの記憶データをメモリセルトラ
ンスファゲートを通じて読み出すビット線の駆動系とし
て、非選択セクション内のビット線については非選択サ
イクル時間内は常時オン状態に制御されるビット線プル
アップ用トランジスタによるプルアップ動作を行なわせ
、選択セクション内のビット線については選択サイクル
内でセクションワード線の選択が始まるまでの間にプリ
チャージ・イコライズ回路によるプリチャージ・イコラ
イズ動作を行なわせ、前記オートパワーダウン機能が働
いて前記セクシヨンワード線が非選択状態に移行した後
は前記非選択セクションと同様にビット線プルアップ用
トランジスタによるプルアップ動作を行なわせるように
してなることを特徴とするスタティック型メモリ。(1) The memory cell array is divided into a plurality of sections, and section selection control of the memory cell array is performed so that memory cells in a selected section are selected but memory cells in unselected sections are not selected, and automatic In a static memory with a power-down function, the bit line in the unselected section is controlled to be always on during the unselected cycle time, as a bit line drive system that reads data stored in the memory cell through the memory cell transfer gate. A bit line pull-up transistor performs a pull-up operation, and a pre-charge/equalize circuit performs a pre-charge/equalize operation on the bit line in the selected section before selection of the section word line begins in the selection cycle. After the auto power down function operates and the section word line shifts to a non-selected state, a bit line pull-up transistor performs a pull-up operation similarly to the non-selected section. Static memory characterized by
ンスアンプと各カラムとの間を接続するセンス線につい
ても、前記ビット線と同様にセンス線プルアップ用トラ
ンジスタによるプルアップ動作を行なわせるようにして
なることを特徴とする前記特許請求の範囲第１項記載の
スタティック型メモリ。(2) The sense line connecting between the section sense amplifier provided for each section and each column is also pulled up by a sense line pull-up transistor in the same way as the bit line. 2. A static memory according to claim 1, characterized in that:
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197129A JPH0750554B2 (en) | 1985-09-06 | 1985-09-06 | Static type memory |
| US06/842,441 US4730279A (en) | 1985-03-30 | 1986-03-21 | Static semiconductor memory device |
| EP86103993A EP0196586B1 (en) | 1985-03-30 | 1986-03-24 | Static semiconductor memory device |
| DE8686103993T DE3687533T2 (en) | 1985-03-30 | 1986-03-24 | STATIC SEMICONDUCTOR MEMORY ARRANGEMENT. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197129A JPH0750554B2 (en) | 1985-09-06 | 1985-09-06 | Static type memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258487A true JPS6258487A (en) | 1987-03-14 |
| JPH0750554B2 JPH0750554B2 (en) | 1995-05-31 |
Family
ID=16369224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197129A Expired - Lifetime JPH0750554B2 (en) | 1985-03-30 | 1985-09-06 | Static type memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750554B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484491A (en) * | 1987-09-25 | 1989-03-29 | Seiko Epson Corp | Semiconductor memory |
| JPH0192990A (en) * | 1987-10-02 | 1989-04-12 | Hitachi Ltd | Semiconductor memory device |
| JPH01140491A (en) * | 1987-11-27 | 1989-06-01 | Sony Corp | Storage device |
| JPH0273594A (en) * | 1988-07-21 | 1990-03-13 | Samsung Electron Co Ltd | Charging equalizing circuit for semiconductor memory |
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| JPH05282866A (en) * | 1992-03-13 | 1993-10-29 | Samsung Electron Co Ltd | Bit-line control circuit |
Citations (2)
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| JPS60119693A (en) * | 1983-12-02 | 1985-06-27 | Hitachi Micro Comput Eng Ltd | Mos static ram |
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1985
- 1985-09-06 JP JP60197129A patent/JPH0750554B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750554B2 (en) | 1995-05-31 |
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