JPH01140491A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01140491A JPH01140491A JP62299084A JP29908487A JPH01140491A JP H01140491 A JPH01140491 A JP H01140491A JP 62299084 A JP62299084 A JP 62299084A JP 29908487 A JP29908487 A JP 29908487A JP H01140491 A JPH01140491 A JP H01140491A
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- 238000010586 diagram Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000010420 art technique Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はＳＲＡＭ（スタチックＲＡＭ）等のメそり装置
に関し、特に可変インピーダンス型ビット（データ）線
負荷回路を有してなるメモリ装置に関する。
に関し、特に可変インピーダンス型ビット（データ）線
負荷回路を有してなるメモリ装置に関する。
本発明は、メモリセルが少なくとも２つのＮＭＯＳトラ
ンジスタで形成され、いわゆる可変インピーダンス型ビ
ット線負前回路を有してなるメモリ装置において、可変
抵抗となるＰＭＯ３＋・ランジスタを読み出し時に低レ
ベルで制御すると共にのき込み時に中間レベルで制御す
ることにより、２、激な電流の流れを抑え且つビット線
の電圧ドロ７プの発生も防止したものである。
ンジスタで形成され、いわゆる可変インピーダンス型ビ
ット線負前回路を有してなるメモリ装置において、可変
抵抗となるＰＭＯ３＋・ランジスタを読み出し時に低レ
ベルで制御すると共にのき込み時に中間レベルで制御す
ることにより、２、激な電流の流れを抑え且つビット線
の電圧ドロ７プの発生も防止したものである。
スタティックＲＡＭ等のメモリ’ＡＴＩにおいては、そ
の書き込み時の直２ｉ！Ｌ電流を低減するためにビット
線の負荷インピーダンスを可変にするものが知られてい
る。このようなメモリ装置の技術としては、例ｘ４；ｔ
ｌ＞公昭６０−４４７４７ 号公ＫｔニＵ：Ｉ示される
技術がある。
の書き込み時の直２ｉ！Ｌ電流を低減するためにビット
線の負荷インピーダンスを可変にするものが知られてい
る。このようなメモリ装置の技術としては、例ｘ４；ｔ
ｌ＞公昭６０−４４７４７ 号公ＫｔニＵ：Ｉ示される
技術がある。
ところで、単に負荷インピーダンスを可変とするのみで
は、δき込み時から読み出し時へのサイクルの反転時に
おいて急激なインピーダンスの変動を伴うことがある。
は、δき込み時から読み出し時へのサイクルの反転時に
おいて急激なインピーダンスの変動を伴うことがある。
そこで、そのような間型を解決した技術として、特開昭
６２−２００５９５号公ｆｆＪ４こ示される先行技術が
存在する。
６２−２００５９５号公ｆｆＪ４こ示される先行技術が
存在する。
第３図は、このような先行技術の可変インピーダンス型
ビット線負荷回路を有するメモリ装置の一例の要部を示
したものである。そのメモリセル３０には、フリフプフ
ロップを構成するように一対のＮＭＯＳ ）ランジスタ
３１，３２と一対の抵抗３３．３４が設けられ、ワード
線ＷＬに選択されるアクセストランジスタ３５．３６が
設けられる。このメモリセル３０は、一対のビット線Ｂ
Ｌ、、ＢＬ２の間に複数個形成され、それら各ビット線
ＢＬ＋ 、ＢＬ２の終端部には、可変抵抗としてのＮＭ
Ｏ５）ランジスタ３７，３８がそれぞれ設けられる。こ
のＮＭＯ５Ｉ−ランジスタ３７，３８の各ゲート電極は
、ビット線負荷駆動回路３９に接続される。
ビット線負荷回路を有するメモリ装置の一例の要部を示
したものである。そのメモリセル３０には、フリフプフ
ロップを構成するように一対のＮＭＯＳ ）ランジスタ
３１，３２と一対の抵抗３３．３４が設けられ、ワード
線ＷＬに選択されるアクセストランジスタ３５．３６が
設けられる。このメモリセル３０は、一対のビット線Ｂ
Ｌ、、ＢＬ２の間に複数個形成され、それら各ビット線
ＢＬ＋ 、ＢＬ２の終端部には、可変抵抗としてのＮＭ
Ｏ５）ランジスタ３７，３８がそれぞれ設けられる。こ
のＮＭＯ５Ｉ−ランジスタ３７，３８の各ゲート電極は
、ビット線負荷駆動回路３９に接続される。
第４図は、そのビット線負荷駆動回路３９に供給される
リード／ライトの制御信号Ｒ／Ｗと、上記ＮＭＯ５）ラ
ンジスク３７．３Ｂのゲート電極に供給されるゲート電
圧■、の波形図である。読み出し時には、ゲート電圧Ｖ
、は゛Ｈルベル（高レベル）とされ、ビット線ＢＬ、、
ＢＬ２は電源電圧Ｖｄｄまで引き上げられる。書き込み
時にはゲー）４圧Ｖ、は゛Ｈ’レベルと°“Ｌ”レベル
（低レベル）の中間の“Ｍ°゛レベルとされ、“°いき
なり“Ｌ”レベルへ反転させる場合に比較して、８き込
み時から読み出し時への急激なインピーダンスの変化に
よる所謂ラッシュ電流を抑制できることになる。
リード／ライトの制御信号Ｒ／Ｗと、上記ＮＭＯ５）ラ
ンジスク３７．３Ｂのゲート電極に供給されるゲート電
圧■、の波形図である。読み出し時には、ゲート電圧Ｖ
、は゛Ｈルベル（高レベル）とされ、ビット線ＢＬ、、
ＢＬ２は電源電圧Ｖｄｄまで引き上げられる。書き込み
時にはゲー）４圧Ｖ、は゛Ｈ’レベルと°“Ｌ”レベル
（低レベル）の中間の“Ｍ°゛レベルとされ、“°いき
なり“Ｌ”レベルへ反転させる場合に比較して、８き込
み時から読み出し時への急激なインピーダンスの変化に
よる所謂ラッシュ電流を抑制できることになる。
〔発明が解決しようとする問題点］
しかしながら、上述の先行技術の如きメモリ装置では、
可変抵抗を構成するＭＯＳ）ランジスタがＮＭＯ５）ラ
ンジスタ３７，３８であり、ビット線電位の低下を生ず
るおそれがある。
可変抵抗を構成するＭＯＳ）ランジスタがＮＭＯ５）ラ
ンジスタ３７，３８であり、ビット線電位の低下を生ず
るおそれがある。
すなわち、書き込みの際、ＮＭＯ５）ランジスタ３７，
３Ｂをハイインピーダンス状態にするために、それらの
ゲート電極に供給されるゲート電圧■。は“Ｍ″レベル
で下げられる。すると、ＮＭＯＳトランジスタ３７．３
８のソース側に延長されるビット線ＢＬ、、ＢＬ！が、
１Ｍ″レベルからさらに闇値電圧（ＶＬｈ＋Δ■い）だ
け電圧ドロ７プが生じた電位にされる。このようにビッ
ト線Ｉ３Ｌ、、ＢＬ、の電位が著しく下がることによっ
て、選択されたメモリセルのデータの破壊が問題となる
。
３Ｂをハイインピーダンス状態にするために、それらの
ゲート電極に供給されるゲート電圧■。は“Ｍ″レベル
で下げられる。すると、ＮＭＯＳトランジスタ３７．３
８のソース側に延長されるビット線ＢＬ、、ＢＬ！が、
１Ｍ″レベルからさらに闇値電圧（ＶＬｈ＋Δ■い）だ
け電圧ドロ７プが生じた電位にされる。このようにビッ
ト線Ｉ３Ｌ、、ＢＬ、の電位が著しく下がることによっ
て、選択されたメモリセルのデータの破壊が問題となる
。
そこで、本発明は、つ、激な電流の流れを抑え且つビッ
ト線の電圧ドロップの発生も防止するようなメモリ装置
の堤供を目的とする。
ト線の電圧ドロップの発生も防止するようなメモリ装置
の堤供を目的とする。
本発明は、メモリセルが少なくとも２つのＮＭＯＳトラ
ンジスタで形成され、ビット線と、該ビット線を終端す
る負荷とを含み、該負荷が可変抵抗で形成されたメモリ
装置において、上記可変抵抗はＰＭＯＳトランジスタで
形成され、そのＰＭ○Ｓトランジスタのゲート電位が、
データの読み出し時には低レベルに、データの書き込み
時には低レベルと高レベルの間の中間レベルに、それぞ
れ制御されることを特徴とするメモリ装置により上述の
問題点を解決する。
ンジスタで形成され、ビット線と、該ビット線を終端す
る負荷とを含み、該負荷が可変抵抗で形成されたメモリ
装置において、上記可変抵抗はＰＭＯＳトランジスタで
形成され、そのＰＭ○Ｓトランジスタのゲート電位が、
データの読み出し時には低レベルに、データの書き込み
時には低レベルと高レベルの間の中間レベルに、それぞ
れ制御されることを特徴とするメモリ装置により上述の
問題点を解決する。
ここで、少なくとも２つのＮＭＯＳ）ランジスタを有す
るメモリセルは、例えば一対のＮＭＯＳトランジスタに
よるデプリーシゴン負荷型や抵抗負荷型のタイプのもの
でも良く、フルＣＭＯＳタイプであっても良い。
るメモリセルは、例えば一対のＮＭＯＳトランジスタに
よるデプリーシゴン負荷型や抵抗負荷型のタイプのもの
でも良く、フルＣＭＯＳタイプであっても良い。
本発明のメモリ装置では、メモリセルをＮＭＯＳトラン
ジスタのみで構成した場合であっても、そのビット線に
設けられる可変抵抗をＰＭＯＳトランジスタで形成する
。すると、そのＰＭＯＳトランジスタはソース側が電源
電圧Ｖｄｄに固定されるため、ゲート電圧にビット線の
電圧は追従しない。また、データの書き込み時にゲート
電圧を低レベルと高レベルの間の中間レベルに設定する
ことで、書き込み時から読み出し時への急激なインピー
ダンスの変化による所謂ラッシュ電流を抑制できる。
ジスタのみで構成した場合であっても、そのビット線に
設けられる可変抵抗をＰＭＯＳトランジスタで形成する
。すると、そのＰＭＯＳトランジスタはソース側が電源
電圧Ｖｄｄに固定されるため、ゲート電圧にビット線の
電圧は追従しない。また、データの書き込み時にゲート
電圧を低レベルと高レベルの間の中間レベルに設定する
ことで、書き込み時から読み出し時への急激なインピー
ダンスの変化による所謂ラッシュ電流を抑制できる。
本発明の好適な実施例を図面を参照しながら説明する。
まず、本実施例のメモリ装置は、第１図に示すような要
部の回路構成を有している。
部の回路構成を有している。
そのメモリセル１０は、ドレイン−ゲート間が相互に接
続される一対のＮＭＯＳトランジスタ１１．１２と、負
荷抵抗としての一対の高抵抗な抵抗１３．１４が設けら
れている。さらに、各ＮＭＯＳトランジスタ１１．１２
のドレインとそれぞれ接続されワード線ＷＬに選択され
るアクセストランジスタ１５．１６が設けられている。
続される一対のＮＭＯＳトランジスタ１１．１２と、負
荷抵抗としての一対の高抵抗な抵抗１３．１４が設けら
れている。さらに、各ＮＭＯＳトランジスタ１１．１２
のドレインとそれぞれ接続されワード線ＷＬに選択され
るアクセストランジスタ１５．１６が設けられている。
そして、ＮＭＯＳトランジスタ１１はビットＬ’Ｘ Ｂ
Ｌ 、に接続され、ＮＭＯ３）ランジスタ１２はビッ
ト線ＢＬ２に接続されている。上記メモリセルｌＯは、
図示を省略するがマトリクス状に複数個配設されるもの
であり、一対のビットＮＱＢＬ＋ 、ＢＬｚの間にビッ
ト線の長平方向に沿って形成され、他のビット線の対の
間にもワード線の長平方向に沿って形成される。
Ｌ 、に接続され、ＮＭＯ３）ランジスタ１２はビッ
ト線ＢＬ２に接続されている。上記メモリセルｌＯは、
図示を省略するがマトリクス状に複数個配設されるもの
であり、一対のビットＮＱＢＬ＋ 、ＢＬｚの間にビッ
ト線の長平方向に沿って形成され、他のビット線の対の
間にもワード線の長平方向に沿って形成される。
このようなメモリセル１０が配設されるビット線ＢＬ、
、ＢＬ、の終端部には、可変抵抗としてのＰＭＯＳトラ
ンジスタ１．２がそれぞれ設けられる。ＰＭＯＳトラン
ジスタ１．２のソース側は電源電圧Ｖｄｄとなるように
接続され、ＰＭＯＳトランジスタＩ、２のドレイン側が
それぞれビット線＋３Ｌ、、ＢＬ、となる。このＰＭＯ
３）ランジスク１，２の各ゲート電極は、ビット線負荷
駆動回路３に接続される。なお、他の列についても同様
にＰＭＯ５）ランジスクの各ゲート電極がビット線負荷
駆動回路３に共通に接続される。
、ＢＬ、の終端部には、可変抵抗としてのＰＭＯＳトラ
ンジスタ１．２がそれぞれ設けられる。ＰＭＯＳトラン
ジスタ１．２のソース側は電源電圧Ｖｄｄとなるように
接続され、ＰＭＯＳトランジスタＩ、２のドレイン側が
それぞれビット線＋３Ｌ、、ＢＬ、となる。このＰＭＯ
３）ランジスク１，２の各ゲート電極は、ビット線負荷
駆動回路３に接続される。なお、他の列についても同様
にＰＭＯ５）ランジスクの各ゲート電極がビット線負荷
駆動回路３に共通に接続される。
上記ビット線負荷駆動回路３は、リード／ライトの信号
Ｒ／Ｗが入力し、その信号Ｒ／Ｗのレベルに応じて、゛
Ｌルベル（低レベル）の出力信号と゛Ｍ″レベル（中間
レベル）の出力信号を発生させる。このビット線負荷駆
動回路３の回路は、例えば中間レベルを得るためにダイ
オードドロップを用いた構成とすることができる。
Ｒ／Ｗが入力し、その信号Ｒ／Ｗのレベルに応じて、゛
Ｌルベル（低レベル）の出力信号と゛Ｍ″レベル（中間
レベル）の出力信号を発生させる。このビット線負荷駆
動回路３の回路は、例えば中間レベルを得るためにダイ
オードドロップを用いた構成とすることができる。
次に、第２図を参照しながら、本実施例のメモリ装置の
作動について説明する。
作動について説明する。
まず、読み出し時においては、リード／ライトの信号Ｒ
／ ｗの信号はＬ°“レベル（低レベル；接地レベルＧ
ＮＤ）とされる。すると、上記ビット線負荷駆動回路３
の出力信号は°“Ｌ”レベルとされ、その°′Ｌ゛レヘ
ルレベート電圧Ｖ、となって、上記可変抵抗であるＰＭ
ＯＳトランジスタ１゜２はローインピーダンス状態にさ
れる。このように、ＰＭＯ３トランジスタｌ、２をロー
インピーダンス状態とした場合では、各ビット線ＢＬ、
。
／ ｗの信号はＬ°“レベル（低レベル；接地レベルＧ
ＮＤ）とされる。すると、上記ビット線負荷駆動回路３
の出力信号は°“Ｌ”レベルとされ、その°′Ｌ゛レヘ
ルレベート電圧Ｖ、となって、上記可変抵抗であるＰＭ
ＯＳトランジスタ１゜２はローインピーダンス状態にさ
れる。このように、ＰＭＯ３トランジスタｌ、２をロー
インピーダンス状態とした場合では、各ビット線ＢＬ、
。
ＢＬｚの電位が引き上げられ、該ビット線ＢＬ＋、ＢＬ
、に接続するセンスアンプを適度な感度でセンシングさ
せることができる。また、このときＰＭＯ３トランジス
タ１．２を流れる電流は、メモリセル１０の１ｍ能力で
決定される。
、に接続するセンスアンプを適度な感度でセンシングさ
せることができる。また、このときＰＭＯ３トランジス
タ１．２を流れる電流は、メモリセル１０の１ｍ能力で
決定される。
次に、書き込み時においては、リード／ライトの信号Ｒ
／Ｗの信号は゛Ｉビレレベ（高レベル）とされる。する
と、上記ビット線負荷駆動回路３の出力信号は高レベル
（電源電圧Ｖｄｄ）と低レベルの間の“Ｍ″レベル中間
レベル）にされる。
／Ｗの信号は゛Ｉビレレベ（高レベル）とされる。する
と、上記ビット線負荷駆動回路３の出力信号は高レベル
（電源電圧Ｖｄｄ）と低レベルの間の“Ｍ″レベル中間
レベル）にされる。
その結果、ゲート電圧■、は、その°“Ｍ”°レベルと
なり、上記可変抵抗であるＰＭＯＳトランジスタ１．２
はローインピーダンスとハイインピーダンスの中間の状
態にされる。このＰＭＯ３）ランジスク１．２を流れる
電流は、当工亥ＰＭＯ３ｌ−ランジスタ１，２の電流能
力で決定される。上記中間レベルとして、ゲート電圧■
６を上記ＰＭＯＳトランジスタ１．２のインピーダンス
を高くするレベルにすることで、書き込み時の低消費電
力化がなされ、上記インピーダンスを低めにすることで
、♂き込みから読み出しへの遷移時のいわゆるラッシュ
電流を弱めることができる。そして、このとき各ビット
線ＢＬ、、ＢＬ２は、各ＰＭＯＳトランジスタ１．２の
ドレイン側に接続されていることから、何ら回路上問題
なく動作することになる。すなわち、先行技術の如きＮ
ＭＯ３）ランジスタを用いた場合のようなビット線の電
圧ドロップは生じない。従って、ビット線の電位が下が
ることによるメモリセルのデータ破壊も未然に防止され
る。
なり、上記可変抵抗であるＰＭＯＳトランジスタ１．２
はローインピーダンスとハイインピーダンスの中間の状
態にされる。このＰＭＯ３）ランジスク１．２を流れる
電流は、当工亥ＰＭＯ３ｌ−ランジスタ１，２の電流能
力で決定される。上記中間レベルとして、ゲート電圧■
６を上記ＰＭＯＳトランジスタ１．２のインピーダンス
を高くするレベルにすることで、書き込み時の低消費電
力化がなされ、上記インピーダンスを低めにすることで
、♂き込みから読み出しへの遷移時のいわゆるラッシュ
電流を弱めることができる。そして、このとき各ビット
線ＢＬ、、ＢＬ２は、各ＰＭＯＳトランジスタ１．２の
ドレイン側に接続されていることから、何ら回路上問題
なく動作することになる。すなわち、先行技術の如きＮ
ＭＯ３）ランジスタを用いた場合のようなビット線の電
圧ドロップは生じない。従って、ビット線の電位が下が
ることによるメモリセルのデータ破壊も未然に防止され
る。
なお、本実施例は、メモリセルを一対のＮＭＯＳトラン
ジスタを有した負荷抵抗型で説明したが、デプリーショ
ン負荷型やフルＣＭＯ３型であっても良い。また、本発
明は上述の実施例に限定されず、本発明の要旨を変更し
ない範囲での種々の応用が可能である。
ジスタを有した負荷抵抗型で説明したが、デプリーショ
ン負荷型やフルＣＭＯ３型であっても良い。また、本発
明は上述の実施例に限定されず、本発明の要旨を変更し
ない範囲での種々の応用が可能である。
本発明は、ビット線の可変抵抗としてＰＭＯＳトランジ
スタを用いているため、電圧ドロップ等の問題は生じな
い。また、書き込み時の可変抵抗のインピーダンスから
、直流電流が低減されると共に所謂ラッシュ電流も抑え
ることができる。
スタを用いているため、電圧ドロップ等の問題は生じな
い。また、書き込み時の可変抵抗のインピーダンスから
、直流電流が低減されると共に所謂ラッシュ電流も抑え
ることができる。
第１図は本発明のメモリ装置の一例を示す要部回路図、
第２図はその動作を説明するための波形図、第３図は先
行する技術にかかるメモリ装置の要部回路図、第４図は
第３図のメモリ装置にかかる波形図である。 １．２・・・ｒ’ＭＯ３）ランジスタ ３・・・ビット線負荷駆動回路 ｌＯ・・・メモリセル 特許出願人 ソニー株式会社 代理人弁理士 水通 晃（他２名）
第２図はその動作を説明するための波形図、第３図は先
行する技術にかかるメモリ装置の要部回路図、第４図は
第３図のメモリ装置にかかる波形図である。 １．２・・・ｒ’ＭＯ３）ランジスタ ３・・・ビット線負荷駆動回路 ｌＯ・・・メモリセル 特許出願人 ソニー株式会社 代理人弁理士 水通 晃（他２名）
Claims (1)
- 【特許請求の範囲】 メモリセルが少なくとも２つのＮＭＯＳトランジスタで
形成され、ビット線と、該ビット線を終端する負荷とを
含み、該負荷が可変抵抗で形成されたメモリ装置におい
て、 上記可変抵抗はＰＭＯＳトランジスタで形成され、その
ＰＭＯＳトランジスタのゲート電位が、データの読み出
し時には低レベルに、データの書き込み時には低レベル
と高レベルの間の中間レベルに、それぞれ制御されるこ
とを特徴とするメモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299084A JPH01140491A (ja) | 1987-11-27 | 1987-11-27 | メモリ装置 |
| KR1019880014199A KR0168831B1 (ko) | 1987-11-27 | 1988-10-31 | 메모리 장치 |
| GB8827224A GB2213009B (en) | 1987-11-27 | 1988-11-22 | Memories having bit line loads controlled by p-channel mis transistors |
| FR8815463A FR2623932B1 (fr) | 1987-11-27 | 1988-11-25 | Memoire comportant un circuit de charge de ligne de bit a impedance variable |
| NL8802934A NL8802934A (nl) | 1987-11-27 | 1988-11-28 | Geheugen met een bitlijnbelastingsschakeling van variabele impedantiewaarde. |
| US07/276,683 US5075891A (en) | 1987-11-27 | 1988-11-28 | Memory with a variable impedance bit line load circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299084A JPH01140491A (ja) | 1987-11-27 | 1987-11-27 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140491A true JPH01140491A (ja) | 1989-06-01 |
Family
ID=17867971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299084A Pending JPH01140491A (ja) | 1987-11-27 | 1987-11-27 | メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01140491A (ja) |
| KR (1) | KR0168831B1 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61227288A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
| JPS6258487A (ja) * | 1985-09-06 | 1987-03-14 | Toshiba Corp | スタテイツク型メモリ |
| JPS62146484A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 半導体記憶装置 |
| JPS62200595A (ja) * | 1986-02-26 | 1987-09-04 | Sony Corp | メモリ装置 |
-
1987
- 1987-11-27 JP JP62299084A patent/JPH01140491A/ja active Pending
-
1988
- 1988-10-31 KR KR1019880014199A patent/KR0168831B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61227288A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
| JPS6258487A (ja) * | 1985-09-06 | 1987-03-14 | Toshiba Corp | スタテイツク型メモリ |
| JPS62146484A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 半導体記憶装置 |
| JPS62200595A (ja) * | 1986-02-26 | 1987-09-04 | Sony Corp | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0168831B1 (ko) | 1999-02-01 |
| KR890008835A (ko) | 1989-07-12 |
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