JP3192709B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3192709B2 JP3192709B2 JP28875491A JP28875491A JP3192709B2 JP 3192709 B2 JP3192709 B2 JP 3192709B2 JP 28875491 A JP28875491 A JP 28875491A JP 28875491 A JP28875491 A JP 28875491A JP 3192709 B2 JP3192709 B2 JP 3192709B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- pair
- data
- signal
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）においてデータ書き込み時の性能を向上さ
せる技術に関する。近年のＤＲＡＭにおいては、その高
速動作と低消費電力化が要求されてきており、またメモ
リの大容量化に伴い複数ビットの同時書き込みおよび同
時読み出しが求められてきている。そのため、多数のデ
ータ線すなわち入出力（Ｉ／Ｏ）線を用意し、これらの
Ｉ／Ｏ線を介してデータの読み出しおよび書き込みを行
う必要がある。
り、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）においてデータ書き込み時の性能を向上さ
せる技術に関する。近年のＤＲＡＭにおいては、その高
速動作と低消費電力化が要求されてきており、またメモ
リの大容量化に伴い複数ビットの同時書き込みおよび同
時読み出しが求められてきている。そのため、多数のデ
ータ線すなわち入出力（Ｉ／Ｏ）線を用意し、これらの
Ｉ／Ｏ線を介してデータの読み出しおよび書き込みを行
う必要がある。
【０００２】
【従来の技術】従来知られているＤＲＡＭのＩ／Ｏ回路
では、データ書き込み時およびデータ読み出し時のいず
れの場合にも、Ｉ／Ｏ線のレベルを電源電圧Ｖccおよび
Ｖssのレベルの間で最大限に振幅（つまりフルスィン
グ）させ、それによって情報の伝達を行っている。
では、データ書き込み時およびデータ読み出し時のいず
れの場合にも、Ｉ／Ｏ線のレベルを電源電圧Ｖccおよび
Ｖssのレベルの間で最大限に振幅（つまりフルスィン
グ）させ、それによって情報の伝達を行っている。
【０００３】ところが、高速ページモード等の高速サイ
クルでメモリを動作させると、Ｉ／Ｏ線の充放電電流が
デバイスの消費電力の大部分を占めるようになるので、
何らかの対応策が必要となる。これに対処するため、従
来の典型的なＤＲＡＭでは、読み出し時に、カレントミ
ラー型の増幅回路を用いたり、あるいはＩ／Ｏ線の情報
を増幅する際に当該Ｉ／Ｏ線と増幅回路を分離したりす
ることで、Ｉ／Ｏ線のレベル自体を増幅しないようにし
ている。
クルでメモリを動作させると、Ｉ／Ｏ線の充放電電流が
デバイスの消費電力の大部分を占めるようになるので、
何らかの対応策が必要となる。これに対処するため、従
来の典型的なＤＲＡＭでは、読み出し時に、カレントミ
ラー型の増幅回路を用いたり、あるいはＩ／Ｏ線の情報
を増幅する際に当該Ｉ／Ｏ線と増幅回路を分離したりす
ることで、Ｉ／Ｏ線のレベル自体を増幅しないようにし
ている。
【０００４】しかしデータ書き込み時には、依然とし
て、図５の波形図に示されるようにＩ／Ｏ線（相補デー
タ線DB,DBX）のレベルを電源電圧ＶccおよびＶssのレベ
ルの間で振幅させているため、低消費電力化の妨げとな
っていた。この傾向は、特に近年の大容量化に伴うＩ／
Ｏ線の増加により、ますます大きくなってきている。
て、図５の波形図に示されるようにＩ／Ｏ線（相補デー
タ線DB,DBX）のレベルを電源電圧ＶccおよびＶssのレベ
ルの間で振幅させているため、低消費電力化の妨げとな
っていた。この傾向は、特に近年の大容量化に伴うＩ／
Ｏ線の増加により、ますます大きくなってきている。
【０００５】
【発明が解決しようとする課題】上述したように従来の
ＤＲＡＭでは、データ書き込み時に、Ｉ／Ｏ線のレベル
を電源電圧のレベルまで最大限に振幅（フルスィング）
させているので、デバイスの低消費電力化を推進できな
いという課題がある。また、データ書き込みに際してＩ
／Ｏ線のレベルをフルスィングさせることに起因してデ
ータ書き込みの時間が相対的に長くなるという欠点もあ
る。そのために、近年要求されている多ビット化（複数
ビットの同時書き込み／読み出し）にも応えることがで
きないという不都合が生じる。
ＤＲＡＭでは、データ書き込み時に、Ｉ／Ｏ線のレベル
を電源電圧のレベルまで最大限に振幅（フルスィング）
させているので、デバイスの低消費電力化を推進できな
いという課題がある。また、データ書き込みに際してＩ
／Ｏ線のレベルをフルスィングさせることに起因してデ
ータ書き込みの時間が相対的に長くなるという欠点もあ
る。そのために、近年要求されている多ビット化（複数
ビットの同時書き込み／読み出し）にも応えることがで
きないという不都合が生じる。
【０００６】本発明は、かかる従来技術における課題に
鑑み創作されたもので、データ書き込み時の消費電力を
低減すると共に、そのデータ書き込みを高速に行うこと
ができる半導体記憶装置を提供することを目的としてい
る。
鑑み創作されたもので、データ書き込み時の消費電力を
低減すると共に、そのデータ書き込みを高速に行うこと
ができる半導体記憶装置を提供することを目的としてい
る。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体記憶装置は、読み出しデータまたは
書き込みデータを伝達するデータ線対と、メモリセルが
接続されたビット線対と、前記ビット線対を前記データ
線対に接続し、選択信号に応答してオンオフする一対の
トランスファゲートと、前記ビット線対に接続され、前
記選択信号及び前記選択信号に対して独立した制御信号
に応答して動作するセンス増幅回路と、電源電圧に接続
され、外部からの入力データを増幅して前記データ線対
に出力する書き込み増幅回路とを具備した半導体記憶装
置であって、前記センス増幅回路は、前記ビット線対の
レベルを所定レベルまで拡大するフリップフロップと、
前記選択信号及び前記制御信号を入力信号とし、前記選
択信号が前記一対のトランスファゲートがオンする論理
レベルである時は、前記制御信号の論理レベルに応じて
前記フリップフロップを活性状態または非活性状態に制
御し、選択信号が前記一対のトランスファゲートがオフ
する論理レベルである時は前記制御信号の論理レベルに
よらず前記フリップフロップを活性状態にするゲート手
段とを有し、前記メモリセルへのデータ書き込み時に、
前記書き込み増幅回路は前記データ線対の高電位側と低
電位側のレベル差を前記電源電圧の値より小さくし、且
つ、選択された前記メモリセルに対応する前記センス増
幅回路は、非選択のメモリセルに対応する前記センス増
幅回路が活性化しているにもかかわらず、対応する前記
一対のトランスファゲートがオフするまでの間、前記制
御信号に応答して前記ゲート手段により選択的にその動
作を停止することを特徴としている。
め、本発明の半導体記憶装置は、読み出しデータまたは
書き込みデータを伝達するデータ線対と、メモリセルが
接続されたビット線対と、前記ビット線対を前記データ
線対に接続し、選択信号に応答してオンオフする一対の
トランスファゲートと、前記ビット線対に接続され、前
記選択信号及び前記選択信号に対して独立した制御信号
に応答して動作するセンス増幅回路と、電源電圧に接続
され、外部からの入力データを増幅して前記データ線対
に出力する書き込み増幅回路とを具備した半導体記憶装
置であって、前記センス増幅回路は、前記ビット線対の
レベルを所定レベルまで拡大するフリップフロップと、
前記選択信号及び前記制御信号を入力信号とし、前記選
択信号が前記一対のトランスファゲートがオンする論理
レベルである時は、前記制御信号の論理レベルに応じて
前記フリップフロップを活性状態または非活性状態に制
御し、選択信号が前記一対のトランスファゲートがオフ
する論理レベルである時は前記制御信号の論理レベルに
よらず前記フリップフロップを活性状態にするゲート手
段とを有し、前記メモリセルへのデータ書き込み時に、
前記書き込み増幅回路は前記データ線対の高電位側と低
電位側のレベル差を前記電源電圧の値より小さくし、且
つ、選択された前記メモリセルに対応する前記センス増
幅回路は、非選択のメモリセルに対応する前記センス増
幅回路が活性化しているにもかかわらず、対応する前記
一対のトランスファゲートがオフするまでの間、前記制
御信号に応答して前記ゲート手段により選択的にその動
作を停止することを特徴としている。
【０００８】
【作用】上述した構成によれば、データ書き込み時に、
書き込みのためのデータ線対（相補データ線）すなわち
Ｉ／Ｏ線のレベルの変化量（つまり振幅）が書き込み増
幅回路によって制限されるので、当該Ｉ／Ｏ線の充放電
電流を減少することができ、ひいてはデータ書き込み時
の消費電力を低減することができる。
書き込みのためのデータ線対（相補データ線）すなわち
Ｉ／Ｏ線のレベルの変化量（つまり振幅）が書き込み増
幅回路によって制限されるので、当該Ｉ／Ｏ線の充放電
電流を減少することができ、ひいてはデータ書き込み時
の消費電力を低減することができる。
【０００９】また、データ書き込みの期間中、書き込み
が行われるセル（すなわち選択されたメモリセル）に対
応するセンス増幅回路の動作が停止されるので、書き込
み時のＩ／Ｏ線レベルの振幅制限により書き込み時間の
遅延が抑制される。これは、データ書き込みの高速化に
寄与するものである。なお、本発明の他の構成上の特徴
および作用の詳細については、添付図面を参照しつつ以
下に記述される実施例を用いて説明する。
が行われるセル（すなわち選択されたメモリセル）に対
応するセンス増幅回路の動作が停止されるので、書き込
み時のＩ／Ｏ線レベルの振幅制限により書き込み時間の
遅延が抑制される。これは、データ書き込みの高速化に
寄与するものである。なお、本発明の他の構成上の特徴
および作用の詳細については、添付図面を参照しつつ以
下に記述される実施例を用いて説明する。
【００１０】
【実施例】図１に本発明の一実施例としてのＤＲＡＭの
構成が示される。同図において、１は４Ｍ容量のダイナ
ミック型メモリセルアレイ、２はそれぞれ外部からのア
クティブ・ローのロウアドレスストローブ信号RASXおよ
びコラムアドレスストローブ信号CASXに応答して第１の
クロックを発生するクロックジェネレータ、３はコラム
アドレスストローブ信号CASXの反転信号および上記第１
のクロックに応答するアンドゲート、４は該アンドゲー
トの出力に応答して第２のクロックを発生するクロック
ジェネレータ、５は第２のクロックおよび外部からのア
クティブ・ローのライトイネーブル信号WEX に応答して
ライトクロックWCを発生するジェネレータ、６はコラム
アドレスストローブ信号CASXおよび第１のクロックに応
答して通常動作モードまたはテストモードの設定を行う
モードコントローラ、７は該モードコントローラでテス
トモードが設定された時にリフレッシュ用アドレスをカ
ウントするカウンタ、８は該カウンタのカウント値およ
び外部からの10ビットのアドレス信号Ａ0 〜Ａ9 と上記
第２のクロックに応答してアドレスのバッファリングお
よびプリデコーディングを行う回路、９および10はプリ
デコードされたアドレス情報に基づきそれぞれ第１およ
び第２のクロックに応答してメモリセルアレイ１内の複
数のワード線および複数のビット線（つまりコラム線）
のいずれかをそれぞれ選択するロウデコーダおよびコラ
ムデコーダ、11は選択されたビット線を対応するデータ
線（Ｉ／Ｏ線）に接続すると共に、選択セルから読み出
されたデータを第１のクロックおよびライトクロックWC
に応答してセンスおよび増幅するセンスアンプ（Ｓ／
Ａ）回路およびＩ／Ｏゲート、12は該Ｓ／Ａ回路および
Ｉ／Ｏゲートを介して読み出されたデータを第２のクロ
ックおよび外部からのアクティブ・ローの出力イネーブ
ル信号OEX に応答して外部に出力するデータ出力バッフ
ァ（４ビットのデータDQ1 〜DQ4)、13は外部からの４ビ
ットのデータをライトクロックWCに応答して取り込むデ
ータ入力バッファ、14は取り込まれた入力データを増幅
してＩ／Ｏゲートに接続するライトアンプ（Ｗ／Ａ）回
路、そして、15は基板バイアスを発生するジェネレータ
を示す。
構成が示される。同図において、１は４Ｍ容量のダイナ
ミック型メモリセルアレイ、２はそれぞれ外部からのア
クティブ・ローのロウアドレスストローブ信号RASXおよ
びコラムアドレスストローブ信号CASXに応答して第１の
クロックを発生するクロックジェネレータ、３はコラム
アドレスストローブ信号CASXの反転信号および上記第１
のクロックに応答するアンドゲート、４は該アンドゲー
トの出力に応答して第２のクロックを発生するクロック
ジェネレータ、５は第２のクロックおよび外部からのア
クティブ・ローのライトイネーブル信号WEX に応答して
ライトクロックWCを発生するジェネレータ、６はコラム
アドレスストローブ信号CASXおよび第１のクロックに応
答して通常動作モードまたはテストモードの設定を行う
モードコントローラ、７は該モードコントローラでテス
トモードが設定された時にリフレッシュ用アドレスをカ
ウントするカウンタ、８は該カウンタのカウント値およ
び外部からの10ビットのアドレス信号Ａ0 〜Ａ9 と上記
第２のクロックに応答してアドレスのバッファリングお
よびプリデコーディングを行う回路、９および10はプリ
デコードされたアドレス情報に基づきそれぞれ第１およ
び第２のクロックに応答してメモリセルアレイ１内の複
数のワード線および複数のビット線（つまりコラム線）
のいずれかをそれぞれ選択するロウデコーダおよびコラ
ムデコーダ、11は選択されたビット線を対応するデータ
線（Ｉ／Ｏ線）に接続すると共に、選択セルから読み出
されたデータを第１のクロックおよびライトクロックWC
に応答してセンスおよび増幅するセンスアンプ（Ｓ／
Ａ）回路およびＩ／Ｏゲート、12は該Ｓ／Ａ回路および
Ｉ／Ｏゲートを介して読み出されたデータを第２のクロ
ックおよび外部からのアクティブ・ローの出力イネーブ
ル信号OEX に応答して外部に出力するデータ出力バッフ
ァ（４ビットのデータDQ1 〜DQ4)、13は外部からの４ビ
ットのデータをライトクロックWCに応答して取り込むデ
ータ入力バッファ、14は取り込まれた入力データを増幅
してＩ／Ｏゲートに接続するライトアンプ（Ｗ／Ａ）回
路、そして、15は基板バイアスを発生するジェネレータ
を示す。
【００１１】なお、ＤＲＡＭ内の各回路には高電位の電
源電圧Ｖccと低電位の電源電圧Ｖssが供給されている。
次に、図１におけるＳ／Ａ回路およびＩ／Ｏゲート11と
Ｗ／Ａ回路14の構成について図２および図３を参照しな
がら説明する。まず、図２を参照すると、Ｓ／Ａ回路は
ｎ個（ｎは８の倍数）のセンスアンプS/A1〜S/Anから成
り、それぞれ相補ビット線BL1,BLX1〜BLn,BLXnを介して
メモリセルアレイに接続されると共に、それぞれ１対の
コラムゲートトランジスタ（Ｉ／Ｏゲート）を介して８
対の相補Ｉ／Ｏ線DB1,DBX1〜DB8,DBX8に順次接続されて
いる。つまり、センスアンプS/A1,S/A9,………は同じＩ
／Ｏ線DB1,DBX1に接続され、センスアンプS/A2,S/A10,
……は同じＩ／Ｏ線DB2,DBX2に接続され、以下、同様に
して順次接続されている。
源電圧Ｖccと低電位の電源電圧Ｖssが供給されている。
次に、図１におけるＳ／Ａ回路およびＩ／Ｏゲート11と
Ｗ／Ａ回路14の構成について図２および図３を参照しな
がら説明する。まず、図２を参照すると、Ｓ／Ａ回路は
ｎ個（ｎは８の倍数）のセンスアンプS/A1〜S/Anから成
り、それぞれ相補ビット線BL1,BLX1〜BLn,BLXnを介して
メモリセルアレイに接続されると共に、それぞれ１対の
コラムゲートトランジスタ（Ｉ／Ｏゲート）を介して８
対の相補Ｉ／Ｏ線DB1,DBX1〜DB8,DBX8に順次接続されて
いる。つまり、センスアンプS/A1,S/A9,………は同じＩ
／Ｏ線DB1,DBX1に接続され、センスアンプS/A2,S/A10,
……は同じＩ／Ｏ線DB2,DBX2に接続され、以下、同様に
して順次接続されている。
【００１２】一方、Ｗ／Ａ回路14は８個のライトアンプ
W/A1〜W/A8から成り、それぞれデータ入力バッファから
のデータＤ1 〜Ｄ8 を増幅し、それぞれ対応する相補Ｉ
／Ｏ線DB1,DBX1〜DB8,DBX8に接続している。図３にはＳ
／Ａ回路およびＷ／Ａ回路の１コラム分（つまり、各セ
ンスアンプS/Aiおよび各ライトアンプW/Ai）の回路構成
が示される。
W/A1〜W/A8から成り、それぞれデータ入力バッファから
のデータＤ1 〜Ｄ8 を増幅し、それぞれ対応する相補Ｉ
／Ｏ線DB1,DBX1〜DB8,DBX8に接続している。図３にはＳ
／Ａ回路およびＷ／Ａ回路の１コラム分（つまり、各セ
ンスアンプS/Aiおよび各ライトアンプW/Ai）の回路構成
が示される。
【００１３】まず、ライトアンプW/Aiは、対応する入力
データＤi にそれぞれ応答するインバータ20および21
と、インバータ20の出力に応答するインバータ22と、電
源ラインＶccと電源ラインＶssの間に直列に接続された
ｎチャネルトランジスタ23、ｐチャネルトランジスタ2
4、ｎチャネルトランジスタ25およびｎチャネルトラン
ジスタ26と、同じく電源ラインＶccと電源ラインＶssの
間に直列に接続されたｎチャネルトランジスタ27、ｐチ
ャネルトランジスタ28、ｎチャネルトランジスタ29およ
びｎチャネルトランジスタ30とから構成されている。こ
こで、トランジスタ23,26,27および30の各ゲートはそれ
ぞれのドレインに接続されており、トランジスタ24,25,
28および29の各ゲートにはそれぞれインバータ21の出
力、インバータ20の出力、インバータ22の出力および入
力データＤi が印加される。また、トランジスタ24およ
び25の各ドレインは対応するＩ／Ｏ線DBi,DBXiの一方(D
Bi) に接続され、トランジスタ28および29の各ドレイン
は当該Ｉ／Ｏ線の他方(DBXi)に接続されている。
データＤi にそれぞれ応答するインバータ20および21
と、インバータ20の出力に応答するインバータ22と、電
源ラインＶccと電源ラインＶssの間に直列に接続された
ｎチャネルトランジスタ23、ｐチャネルトランジスタ2
4、ｎチャネルトランジスタ25およびｎチャネルトラン
ジスタ26と、同じく電源ラインＶccと電源ラインＶssの
間に直列に接続されたｎチャネルトランジスタ27、ｐチ
ャネルトランジスタ28、ｎチャネルトランジスタ29およ
びｎチャネルトランジスタ30とから構成されている。こ
こで、トランジスタ23,26,27および30の各ゲートはそれ
ぞれのドレインに接続されており、トランジスタ24,25,
28および29の各ゲートにはそれぞれインバータ21の出
力、インバータ20の出力、インバータ22の出力および入
力データＤi が印加される。また、トランジスタ24およ
び25の各ドレインは対応するＩ／Ｏ線DBi,DBXiの一方(D
Bi) に接続され、トランジスタ28および29の各ドレイン
は当該Ｉ／Ｏ線の他方(DBXi)に接続されている。
【００１４】一方、センスアンプS/Aiは、ライト信号
（ライトクロックWC）とコラム選択信号CLに応答するナ
ンドゲート40と、該ナンドゲートの出力に応答するイン
バータ41と、交差接続された４個のトランジスタ（ｐチ
ャネルトランジスタ42,44 およびｎチャネルトランジス
タ43,45)から成り、前述の第１のクロック（センスアン
プ活性化信号）に応答して対応する相補ビット線BLi,BL
Xiのレベルを所定レベルまで拡大するフリップフロップ
と、該フリップフロップと一方のセンスアンプ活性化信
号用ラインPSA の間に接続され、インバータ41の出力に
応答してオンオフするｐチャネルトランジスタ46と、同
じくフリップフロップと他方のセンスアンプ活性化信号
用ラインNSA の間に接続され、ナンドゲート40の出力に
応答してオンオフするｎチャネルトランジスタ47とから
構成されている。また、相補ビット線BLi,BLXiとそれに
対応するＩ／Ｏ線DBi,DBXiは１対のトランスファゲート
用ｎチャネルトランジスタ51および52を介して接続さ
れ、該トランジスタ51,52 はコラム選択信号CLに応答し
てオンオフする。
（ライトクロックWC）とコラム選択信号CLに応答するナ
ンドゲート40と、該ナンドゲートの出力に応答するイン
バータ41と、交差接続された４個のトランジスタ（ｐチ
ャネルトランジスタ42,44 およびｎチャネルトランジス
タ43,45)から成り、前述の第１のクロック（センスアン
プ活性化信号）に応答して対応する相補ビット線BLi,BL
Xiのレベルを所定レベルまで拡大するフリップフロップ
と、該フリップフロップと一方のセンスアンプ活性化信
号用ラインPSA の間に接続され、インバータ41の出力に
応答してオンオフするｐチャネルトランジスタ46と、同
じくフリップフロップと他方のセンスアンプ活性化信号
用ラインNSA の間に接続され、ナンドゲート40の出力に
応答してオンオフするｎチャネルトランジスタ47とから
構成されている。また、相補ビット線BLi,BLXiとそれに
対応するＩ／Ｏ線DBi,DBXiは１対のトランスファゲート
用ｎチャネルトランジスタ51および52を介して接続さ
れ、該トランジスタ51,52 はコラム選択信号CLに応答し
てオンオフする。
【００１５】以下、図３の回路の動作について図４の信
号波形図も併せて参照しながら説明する。なお、初期状
態として相補Ｉ／Ｏ線DBi,DBXiのレベルが“Ｈ”レベル
（Ｖccのレベル）にあり、相補ビット線BLi,BLXiのレベ
ルがそれぞれ“Ｌ”レベル（Ｖssのレベル）、“Ｈ”レ
ベル（Ｖccのレベル）にあるものとする。
号波形図も併せて参照しながら説明する。なお、初期状
態として相補Ｉ／Ｏ線DBi,DBXiのレベルが“Ｈ”レベル
（Ｖccのレベル）にあり、相補ビット線BLi,BLXiのレベ
ルがそれぞれ“Ｌ”レベル（Ｖssのレベル）、“Ｈ”レ
ベル（Ｖccのレベル）にあるものとする。
【００１６】まず、ライトアンプW/Aiに関しては、入力
データＤi が“Ｈ”レベルの時、インバータ20,21 の各
出力は“Ｌ”レベル、インバータ22の出力は“Ｈ”レベ
ルとなるので、トランジスタ25,28 はそれぞれカットオ
フし、トランジスタ24,29 はそれぞれターンオンする。
これによってトランジスタ24,25 のドレイン端(DBi)の
レベルは“Ｈ”レベルに上昇し、トランジスタ28,29 の
ドレイン端(DBXi)のレベルは“Ｌ”レベルに低下する。
データＤi が“Ｈ”レベルの時、インバータ20,21 の各
出力は“Ｌ”レベル、インバータ22の出力は“Ｈ”レベ
ルとなるので、トランジスタ25,28 はそれぞれカットオ
フし、トランジスタ24,29 はそれぞれターンオンする。
これによってトランジスタ24,25 のドレイン端(DBi)の
レベルは“Ｈ”レベルに上昇し、トランジスタ28,29 の
ドレイン端(DBXi)のレベルは“Ｌ”レベルに低下する。
【００１７】ただし、ｐチャネルトランジスタ24のソー
スと電源ラインＶccの間にはｎチャネルトランジスタ23
（そのゲートはドレインに接続されている）が接続され
ているので、Ｉ／Ｏ線DBi のレベルは、電源電圧Ｖccか
らトランジスタ23のスレッショルドレベルＶthだけ低下
したレベルに最終的に安定する（図４参照）。同様に相
補Ｉ／Ｏ線DBXiのレベルについても、ｎチャネルトラン
ジスタ29のドレインと電源ラインＶssの間にはｎチャネ
ルトランジスタ30（そのゲートはドレインに接続されて
いる）が接続されているので、最終的には、電源電圧Ｖ
ssよりもトランジスタ30のスレッショルドレベルＶthだ
け高いレベルに安定する。
スと電源ラインＶccの間にはｎチャネルトランジスタ23
（そのゲートはドレインに接続されている）が接続され
ているので、Ｉ／Ｏ線DBi のレベルは、電源電圧Ｖccか
らトランジスタ23のスレッショルドレベルＶthだけ低下
したレベルに最終的に安定する（図４参照）。同様に相
補Ｉ／Ｏ線DBXiのレベルについても、ｎチャネルトラン
ジスタ29のドレインと電源ラインＶssの間にはｎチャネ
ルトランジスタ30（そのゲートはドレインに接続されて
いる）が接続されているので、最終的には、電源電圧Ｖ
ssよりもトランジスタ30のスレッショルドレベルＶthだ
け高いレベルに安定する。
【００１８】また、入力データＤi が“Ｌ”レベルの場
合には、相補Ｉ／Ｏ線DBi,DBXiのレベルの関係は図４に
示す論理と逆になり、その動作形態については上記説明
から容易に類推されるので、その説明は省略する。この
ように、ライトアンプW/Aiにおけるトランジスタ23,26,
27および30は、データ書き込み時に相補Ｉ／Ｏ線DBi,DB
Xiのレベルの変化幅（つまり振幅）を従来の（Ｖcc−Ｖ
ss）の電位差から（Ｖcc−Ｖss−２Ｖth）の電位差に制
限する機能を有している。
合には、相補Ｉ／Ｏ線DBi,DBXiのレベルの関係は図４に
示す論理と逆になり、その動作形態については上記説明
から容易に類推されるので、その説明は省略する。この
ように、ライトアンプW/Aiにおけるトランジスタ23,26,
27および30は、データ書き込み時に相補Ｉ／Ｏ線DBi,DB
Xiのレベルの変化幅（つまり振幅）を従来の（Ｖcc−Ｖ
ss）の電位差から（Ｖcc−Ｖss−２Ｖth）の電位差に制
限する機能を有している。
【００１９】一方、センスアンプS/Aiに関しては、デー
タ書き込み動作が開始され（つまりライトクロックWCが
“Ｈ”レベル）、且つ、書き込みが行われるメモリセル
に対応するビット線対BLi,BLXiすなわちコラムが選択さ
れた時（つまりコラム選択信号CLが“Ｈ”レベル）、ナ
ンドゲート40の出力は“Ｌ”レベル、インバータ41の出
力は“Ｈ”レベルとなるので、トランジスタ46および47
はそれぞれカットオフする。これによって、フリップフ
ロップ42〜45はセンスアンプ活性化信号用ラインPSA,NS
A から電気的に切り離される。つまり、データ書き込み
時に選択されたセルに対応するセンスアンプS/Aiはその
機能を停止する（非活性状態）。
タ書き込み動作が開始され（つまりライトクロックWCが
“Ｈ”レベル）、且つ、書き込みが行われるメモリセル
に対応するビット線対BLi,BLXiすなわちコラムが選択さ
れた時（つまりコラム選択信号CLが“Ｈ”レベル）、ナ
ンドゲート40の出力は“Ｌ”レベル、インバータ41の出
力は“Ｈ”レベルとなるので、トランジスタ46および47
はそれぞれカットオフする。これによって、フリップフ
ロップ42〜45はセンスアンプ活性化信号用ラインPSA,NS
A から電気的に切り離される。つまり、データ書き込み
時に選択されたセルに対応するセンスアンプS/Aiはその
機能を停止する（非活性状態）。
【００２０】この時、“Ｈ”レベルのコラム選択信号CL
によりＩ／Ｏゲート51,52 は開いているので、振幅レベ
ルが制限された相補Ｉ／Ｏ線DBi,DBXiは当該Ｉ／Ｏゲー
トを介して相補ビット線BLi,BLXiに接続される。データ
書き込みが終了し（つまりライトクロックWCが“Ｌ”レ
ベル）、あるいは当該ビット線対以外のビット線対が選
択されると（つまりコラム選択信号CLが“Ｌ”レベ
ル）、ナンドゲート40の出力は“Ｈ”レベル、インバー
タ41の出力は“Ｌ”レベルとなるので、トランジスタ4
6,47 はそれぞれターンオンする。これによって、フリ
ップフロップ42〜45はセンスアンプ活性化信号用ライン
PSA,NSAに接続され、電源供給を受ける。つまり、セン
スアンプS/Aiはその動作を再開する（活性状態）。
によりＩ／Ｏゲート51,52 は開いているので、振幅レベ
ルが制限された相補Ｉ／Ｏ線DBi,DBXiは当該Ｉ／Ｏゲー
トを介して相補ビット線BLi,BLXiに接続される。データ
書き込みが終了し（つまりライトクロックWCが“Ｌ”レ
ベル）、あるいは当該ビット線対以外のビット線対が選
択されると（つまりコラム選択信号CLが“Ｌ”レベ
ル）、ナンドゲート40の出力は“Ｈ”レベル、インバー
タ41の出力は“Ｌ”レベルとなるので、トランジスタ4
6,47 はそれぞれターンオンする。これによって、フリ
ップフロップ42〜45はセンスアンプ活性化信号用ライン
PSA,NSAに接続され、電源供給を受ける。つまり、セン
スアンプS/Aiはその動作を再開する（活性状態）。
【００２１】このセンスアンプの再動作により、それま
で振幅レベルが制限されていた相補ビット線BLi,BLXi上
のデータは、それぞれＶccおよびＶssの電位までレベル
増幅され、その結果、書き込み動作は正常に行われる。
本実施例の回路構成による動作タイミング波形（図４参
照）を図５に示す従来形の動作タイミング波形と比較す
ると、図５の場合にはビット線BL,BLXに情報を書き込む
ためにＩ／Ｏ線DB,DBXのレベルを電源電圧ＶssとＶccの
間で振幅（フルスィング）させていたが、本実施例（図
４）ではＩ／Ｏ線DBi,DBXiのレベルの振幅を制限し（図
示の例ではＶthと（Ｖcc−Ｖth）の間のレベル）、それ
によってＩ／Ｏ線の充放電電流を低減している。これに
よって、データ書き込み時の消費電力を低減することが
できる。
で振幅レベルが制限されていた相補ビット線BLi,BLXi上
のデータは、それぞれＶccおよびＶssの電位までレベル
増幅され、その結果、書き込み動作は正常に行われる。
本実施例の回路構成による動作タイミング波形（図４参
照）を図５に示す従来形の動作タイミング波形と比較す
ると、図５の場合にはビット線BL,BLXに情報を書き込む
ためにＩ／Ｏ線DB,DBXのレベルを電源電圧ＶssとＶccの
間で振幅（フルスィング）させていたが、本実施例（図
４）ではＩ／Ｏ線DBi,DBXiのレベルの振幅を制限し（図
示の例ではＶthと（Ｖcc−Ｖth）の間のレベル）、それ
によってＩ／Ｏ線の充放電電流を低減している。これに
よって、データ書き込み時の消費電力を低減することが
できる。
【００２２】また、データ書き込み開始のタイミングと
コラム選択信号CLに同期させてセンスアンプS/Aiの動作
を停止および再開させているので、従来形に比して書き
込み時間の遅延を抑制することができる。これは、デー
タ書き込みの高速化に寄与するものである。なお、本実
施例ではｎチャネルトランジスタ23,26,27および30を用
いてＩ／Ｏ線DBi,DBXiの振幅レベルを制限した場合につ
いて説明したが、これは、例えばｐチャネルトランジス
タを用いて振幅制限を行うように構成してもよい。
コラム選択信号CLに同期させてセンスアンプS/Aiの動作
を停止および再開させているので、従来形に比して書き
込み時間の遅延を抑制することができる。これは、デー
タ書き込みの高速化に寄与するものである。なお、本実
施例ではｎチャネルトランジスタ23,26,27および30を用
いてＩ／Ｏ線DBi,DBXiの振幅レベルを制限した場合につ
いて説明したが、これは、例えばｐチャネルトランジス
タを用いて振幅制限を行うように構成してもよい。
【００２３】また、上述した実施例では振幅制限を電源
電圧の高電位側（Ｖcc）および低電位側（Ｖss）の両方
で制御するようにしたが、これは、いずれか一方の電源
電位側で制御するようにしてもよい。このためには、図
３の構成において、例えばトランジスタ23および26のい
ずれか一方を省略し、あるいはトランジスタ27および30
のいずれか一方を省略すればよい。
電圧の高電位側（Ｖcc）および低電位側（Ｖss）の両方
で制御するようにしたが、これは、いずれか一方の電源
電位側で制御するようにしてもよい。このためには、図
３の構成において、例えばトランジスタ23および26のい
ずれか一方を省略し、あるいはトランジスタ27および30
のいずれか一方を省略すればよい。
【００２４】さらに、振幅制限されるレベルについて
も、本実施例ではトランジスタ１段分のスレッショルド
レベルＶth（図４参照）に設定したが、例えば図３の構
成においてトランジスタ23（または26,27,30）を２段、
３段、………、直列接続することにより、それぞれ２Ｖ
th、３Ｖth、………、のレベルに適宜変更設定できるこ
とはもちろんである。
も、本実施例ではトランジスタ１段分のスレッショルド
レベルＶth（図４参照）に設定したが、例えば図３の構
成においてトランジスタ23（または26,27,30）を２段、
３段、………、直列接続することにより、それぞれ２Ｖ
th、３Ｖth、………、のレベルに適宜変更設定できるこ
とはもちろんである。
【００２５】
【発明の効果】以上説明したように本発明によれば、消
費電力を低減して高速の多ビットデータ書き込みを実現
することができる。これによって。メモリ（特にＤＲＡ
Ｍ）の特性を向上させることが可能となる。
費電力を低減して高速の多ビットデータ書き込みを実現
することができる。これによって。メモリ（特にＤＲＡ
Ｍ）の特性を向上させることが可能となる。
【図１】本発明の一実施例としてのＤＲＡＭの構成を示
すブロック図である。
すブロック図である。
【図２】図１におけるＳ／Ａ回路およびＩ／Ｏゲートと
Ｗ／Ａ回路の構成を概略的に示した図である。
Ｗ／Ａ回路の構成を概略的に示した図である。
【図３】図２におけるＳ／Ａ回路およびＷ／Ａ回路の１
コラム分の構成を示す回路図である。
コラム分の構成を示す回路図である。
【図４】図３の回路の動作を説明するための信号波形図
である。
である。
【図５】従来形における書き込みおよび読み出し動作を
説明するための信号波形図である。
説明するための信号波形図である。
BL1,BLX1〜BLn,BLXn…相補ビット線 DB1,DBX1〜DB8,DBX8…相補データ線（Ｉ／Ｏ線） Ｄi …入力データ（書き込みデータ） S/Ai…センス増幅回路 Ｖcc，Ｖss…電源ライン（電源電圧） W/Ai…書き込み増幅回路 WC…制御信号（ライトクロック） 23〜30, 42〜47…（ＭＯＳ）トランジスタ 40…ナンドゲート 41…インバータ 51,52 …Ｉ／Ｏゲート（トランスファゲート）
Claims (4)
- 【請求項１】 読み出しデータまたは書き込みデータを
伝達するデータ線対と、 メモリセルが接続されたビット線対と、前記ビット線対を前記データ線対に接続し、選択信号に
応答してオンオフする一対の トランスファゲートと、 前記ビット線対に接続され、前記選択信号及び前記選択
信号に対して独立した制御信号に応答して動作するセン
ス増幅回路と、 電源電圧に接続され、外部からの入力データを増幅して
前記データ線対に出力する書き込み増幅回路とを具備し
た半導体記憶装置であって、前記センス増幅回路は、前記ビット線対のレベルを所定
レベルまで拡大するフリップフロップと、前記選択信号
及び前記制御信号を入力信号とし、前記選択信号が前記
一対のトランスファゲートがオンする論理レベルである
時は、前記制御信号の論理レベルに応じて前記フリップ
フロップを活性状態または非活性状態に制御し、選択信
号が前記一対のトランスファゲートがオフする論理レベ
ルである時は前記制御信号の論理レベルによらず前記フ
リップフロップを活性状態にするゲート手段とを有し、 前記メモリセルへのデータ書き込み時に、前記書き込み
増幅回路は前記データ線対の高電位側と低電位側のレベ
ル差を前記電源電圧の値より小さくし、且つ、選択され
た前記メモリセルに対応する前記センス増幅回路は、非
選択のメモリセルに対応する前記センス増幅回路が活性
化しているにもかかわらず、対応する前記一対のトラン
スファゲートがオフするまでの間、前記制御信号に応答
して前記ゲート手段により選択的にその動作を停止する
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記書き込み増幅回路は、前記入力デー
タに応答するＣＭＯＳ構成の１対のトランジスタと、該
１対のトランジスタの少なくとも一方のソース側と前記
電源ラインの間に接続されたレベルシフト手段とを有
し、該レベルシフト手段による電圧シフト量によって前
記データ線対のレベル縮小量を決定するようにしたこと
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記レベルシフト手段は、そのゲートが
ドレインに接続されたｎチャネル型もしくはｐチャネル
型のトランジスタによって構成されることを特徴とする
請求項２に記載の半導体記憶装置。 - 【請求項４】 前記メモリセルはダイナミック型メモリ
セルであることを特徴とする請求項１〜３のいずれかに
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28875491A JP3192709B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28875491A JP3192709B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128857A JPH05128857A (ja) | 1993-05-25 |
| JP3192709B2 true JP3192709B2 (ja) | 2001-07-30 |
Family
ID=17734275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28875491A Expired - Fee Related JP3192709B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3192709B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW318932B (ja) | 1995-12-28 | 1997-11-01 | Hitachi Ltd | |
| JP3358612B2 (ja) * | 1999-03-15 | 2002-12-24 | 日本電気株式会社 | 半導体集積回路 |
-
1991
- 1991-11-05 JP JP28875491A patent/JP3192709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05128857A (ja) | 1993-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7184362B2 (en) | Page access circuit of semiconductor memory device | |
| US7626877B2 (en) | Low voltage sense amplifier and sensing method | |
| KR100239958B1 (ko) | 반도체 기억장치 | |
| US5455803A (en) | Semiconductor device which operates at a frequency controlled by an external clock signal | |
| EP1614118B1 (en) | Low-voltage sense amplifier and method | |
| US5291447A (en) | Semiconductor memory device having function of controlling sense amplifiers | |
| KR20030010489A (ko) | 셀프 타이밍 회로를 구비하는 정적 기억 장치 | |
| JP2011248971A (ja) | 半導体装置 | |
| JP4043142B2 (ja) | メモリデバイス | |
| JPH03283184A (ja) | 半導体メモリ装置 | |
| KR100301036B1 (ko) | 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치 | |
| US20060176078A1 (en) | Voltage level shifting circuit and method | |
| JP2005085454A (ja) | メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 | |
| JPH05282868A (ja) | 半導体記憶装置 | |
| US20010017794A1 (en) | Semiconductor memory device | |
| US20030156487A1 (en) | Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading | |
| JP2718577B2 (ja) | ダイナミックｒａｍ | |
| USRE36159E (en) | Semiconductor integrated circuit device having built-in voltage drop circuit | |
| JP2004152363A (ja) | 半導体記憶装置 | |
| US5978299A (en) | Semiconductor memory device having a voltage lowering circuit of which supplying capability increases when column system is in operation | |
| KR100402388B1 (ko) | 칩선택 출력 시간이 단축된 반도체 메모리 장치 | |
| JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| US6456543B1 (en) | Data input/output circuit for semiconductor memory device | |
| KR100316521B1 (ko) | 반도체 메모리의 오버 드라이브 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000919 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080525 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |