JPH0334189A - メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、広義にはメモリ技術に関し、特にＦＥＴメ
モリアレイに関する。

〔従来技術〕

セグメント式プレチャージアーキテクチャはセグメント
式ワード線アーキテクチャ（ダブルワード線アーキテク
チャ、ブロック分割アーキテクチャ、あるいは分割ワー
ド線アーキテクチャとも呼ばれる）を延長したものであ
る。この構想は、アクティブカラムの数を少なくするこ
とによって電力消費（ワット損）を減少させるものであ
る。現在、６４に以上のＳＲＡＭ　（スタティック・ラ
ンダムアクセスメモリ）の大半でこのセグメント式ワー
ド線アーキテクチャが用いてられている。

第３図は従来技術によるセグメント式ワード線アーキテ
クチャの典型的具体例を示す。図示例では、メモリは２
つのセクションＰ及び２′に分割されている。行アドレ
スがデコードされて１２８本の主ワード線ＷＬＯ−ＷＬ
１２７の中の１本が選択される。

また、セクションアドレスがデコードされて２つのセク
ション１゛または２′のどちらか一方がイネーブルされ
る。例えば、主ワード線ＷＬＯとセクションイネーブル
線２０がＡＮＤゲート２２を介して組み合わされると、
メモリチップの一方のセクション１゛の中の一本のワー
ド線２４が選択される。図示例では、メモリチップは合
計６４カラム（２つのセクション１゛及び２′が各３２
カラムずつ）を有するが、ある時点ではどちらかの３２
カラムのみがアクティブとなる。この例において、ブロ
ック数は任意に拡張可能である。

第３図には従来技術によるプレチャージ構想の具体例も
示されている。アドレス遷移検出（ＡＴＤ）回路は行ア
ドレスまたはセクションアドレスのいずれかが変化する
時パルスを発生する。ＡＴＤ回路より発生したパルスは
行デコーダをディスエーブルしてすべてのワード線を非
アクティブにすると共に、ビット線をプレチャージ（等
化）する、　ＡＴＤパ正パルス了時には、ビット線プレ
チャージがオフとなり、新しいワード線がアクティブに
される。図示例では、読取りアクセスは（新しいワード
線が立ち上がった時）　ＡＴＤパ正パルスって遅延され
る。

ＡＴＤパ正パルス生すると読取リサイクルが延びるから
、ＡＴＤパ正パルス対不可欠の時のみ発生させるべきで
ある。このため、カラムアドレスはＡＴＤ回路には供給
されず、カラムアドレスが変わってもＡＴＤパ正パルス
生しない。カラムアクセスからＡＴＤパ正パルスくすと
行アドレスあるいはセクションアドレスより速いカラム
アクセスが可能となる。このような速いカラムアクセス
はスタティックベージモードと呼ばれる。第３図に示す
従来技術による構想の典型例の場合、スタティックベー
ジモードで利用可能なカラム数は、セクション数とは無
関係にセクション中のカラム数（即ち３２）に限定され
る。

ここで、カラムアドレスの変更ではＡＴＤパ正パルス生
しないのに、何故行アドレスまたはセクションアドレス
が変わる時はＡＴロバルスを発生させなければならない
のがということを理解することは重要である。行アドレ
スが変わる時は、オンとなっているワード線はオフとな
り、それまでオフであったワード線がオンに変わる。ビ
ット線上の電圧差はワード線がオフに変わろうとしてい
るセルに記憶されたデータの値を表す。新しいワード線
がオンになる時、この電圧差が新しいセル中のデータを
オーバードライブして、データを読み取る替わりにその
セルにデータを書き込んでしまう場合がある。このよう
な新しいセルへの書込みを防止するためには、前のセル
からのデータをビット線から取り除かなければならない
。即ち、ビット線をプレチャージしなければならない。

セクションアドレスが変わる場合にもこれと同様の状況
が見られる。あるセクションが選択されていない時、従
来技術ではそのセクションのビット線は浮遊状態になる
。ビット線が浮遊する時間はそのセクションがアクセス
される頻度に応じて変化する。イオン化を生じるアルフ
ァ粒子放射線などによる単一事象アップセット（ＳＥυ
）（後述する）等は、読取りアクセス時にセルに書込み
を行うのに十分な大きさの電圧差をビット線上に生じさ
せることがある。そのため、セクションアドレスが変わ
る時はＡＴＤパルスを発生させてプレチャージをしなけ
ればならない。

さらに、第３図の例においては、ＡＴＤパルスはすべて
のビット線のプレチャージデバイスを同時にスイッチン
グするようになっている。そのため、大きな電流スパイ
クが生じてノイズを発生させると共に、パッケージ（ビ
ン）インダクタンスのために電源パッドの電圧をドルー
プ（垂下）させる場合がある。さらに、第３図に示すよ
うな従来技術の典型的な構成のメモリでは、プレチャー
ジはＡＴＤパルスの持続期間中のみ、即ちそのサイクル
のほんの僅かな期間だけアクティブであり、そのため、
ビット線の大部分は浮遊状態になっている。

〔発明が解決しようとする課題〕

したがって、この発明の目的は、改良されたメモリアレ
イを提供することにある。

この発明のもう一つの目的は、放射耐性を強化した改良
されたメモリアレイを提供することにある。

この発明のもう一つの目的は、電力消費を減少させた改
良されたメモリアレイを提供することにある。

この発明のもう一つの目的は、スタティックベージモー
ド・オペレーションの能力を拡大した改良されたメモリ
アレイを提供することにある。

〔課題を解決するための手段〕

上記目的達成のため、この発明による非同期セグメント
式プレチャージアーキテクチャは以下に述べる構成を採
用したものである。即ち、この発明のメモリアレイは、
行に編成されたワード線と各々一対のビット線を有する
カラムとからなるアレイとして組織されたメモリアレイ
において二上記アレイを全ビット線の一部分を各々含む
、入力アドレスに応答して個別に選択可能な複数個のセ
グメントに分割しニアクチイブにされた時ビット線対の
各ビット線の電位を等化するビット等化回路を上記各セ
クション（セグメント）毎に設け；入力アドレスにより
選択されなかったアレイのセグメント上の等化回路をイ
ネーブルすると共に、入力アドレスにより選択されたア
レイのセグメント上の等化回路をディスエーブルする等
化回路制御手段を設けたものである。したがって、入力
アドレスにより選択されなかったセグメントのビット線
対は等電位状態に保たれ、選択されなかったセグメント
のビット線対のどちらか一方のビット線がイオン化放射
効果による放電を被った時、選択さされなかったそのセ
グメント上のアクティブにされた等化回路がそれらのビ
ット線の電位を等化し、プレチャージする。これによっ
てメモリアレイの放射耐性が改善される。このようにし
て得られる本願発明のメモリアレイは、放射障壁が強化
され、電力消費が減少し、スタティックページモードの
拡張オペレーションが可能である。

この発明の主要な長所は、スタティックページモードの
オペレーションをセクションの境界にまたがって拡張し
て実行することができるということである。セクション
アドレスはＡＴＤ回路には供給されず、セクションアド
レスが変わっても、従来技術では必要とされていたまう
なＡＴＤパルスは発生しない。従って、この発明におい
ては、スタティックベージモードで利用可能なカラム数
はセクション中のカラム数にセクシヨン数を乗じたもの
に等しくなる。この発明を例えば第３図に示す従来技術
の具体例の構成に適用すると、３２ｘ２＝　８４カラム
、即ち図示従来例の２倍のカラム数によるスタティック
ベージモードが可能となる。

この発明によれば、プレチャージデバイスをスイッチン
グする数を１回１セクシヨン（通常３２カラムに相当）
に限定することによって大きな電流スパイクの問題が解
消される。また、この発明では、選択された（アクティ
ブの）１つのセクションを除きすべてのセクションをプ
レチャージされ等化された状態に保つことによりビット
線浮遊の問題も解消される。選択された（アクティブの
）セクション中のビット線はセルによってドライブされ
る。従って、どのビット線も浮遊状態に放置されること
はない゛。

〔実施例〕

第１図はこの発明によるセグメント式プレチャージアー
キテクチャの構成を示す。図示の各セクション１及び２
のワード線イネーブル及びプレチャージ状態は図示の構
成部分とは別個の第４図に示すセクション制御回路３０
によって制御される。

セクション制御回路３０の動作は下記の真理値表に示す
通りである。具体的に言うと、非アクティブ真」Ｌ値」
Ｌ （但し、Ａニアクチイブ、Ｉ：非アクティブ）状態のす
べてのセクション、例えば第５図のセクション２はＡＴ
Ｄパルスの状態に関わらずプレチャージされる。そして
、ＡＴＤパルスはアクティブ状態のワード線、例えばワ
ード線２４を強制的にオフにし、例えば第６図のセクシ
ョン１のようなアクティブ状態のセクションをプレチャ
ージさせる。

図示のようなこの発明によるセグメント式プレチャージ
アーキテクチャは下記のような４つの長所を有する： ■　すべてのビット線がアクティブにドライブされる。

セクション制御回路３０．３０’（第５図）は選択され
なかったセクションのすべてのビット線を確実にプレチ
ャージさせる。選択されたセクションのビット線はそれ
らのビット線に接続されたメモリセルによりドライブさ
れる。

■　スタティックベージモードはセクションの境界にま
たがって拡張される。第５図のセクション２のような選
択されながったセクションはプレチャージされるので、
セクションアドレスの変更によってプレチャージパルス
をトリガする必要はない（新しいセクションは既にプレ
チャージされている）。このように、スタティックベー
ジモードで使用可能なカラム（ビット）数は、〈セクシ
ョン中のカラム数）×（セクション数）となる。例えば
、各々３２カラムのＩＢセクションを有する６４Ｋ　Ｓ
ＲＡＭの場合、１６Ｘ　３２＝　５１２カラム（ビット
）のスタティックベージモードが可能となる。

■　プレチャージデバイスのスイッチングによって電流
の過渡変化が小さくなる。ＡＴＤパルスが非アクティブ
の時、例えばセクション１のようなアクティブ状態のセ
クションのプレチャージデバイスを除いて、すべてのビ
ット線プレチャージデバイスはオンになる。ＡＴＤパル
スがアクティブに変わる時、アクティブ状態のセクショ
ンのプレチャージデバイスだけがオンとなる（他のプレ
チャージデバイスは既にオンになっている）。このよう
に、プレチャージデバイスをスイッチングする数は、例
えば３２のビット線対を有する１つのセクションに限定
される。従来技術によるＲＡＭの設計においてはスイッ
チング過渡現象が大きな問題であったが、この発明によ
ればこれらの問題も解消される。

■　内部タイくングが簡単化される。プレチャージをタ
ーンオンする動作とワード線をターンオフする動作がオ
ーバーラツプすると、ビット線のプレチャージ動作が妨
害され、余分な電力消費が起こる。また、プレチャージ
をターンオフする動作とワード線をターンオンする動作
がオーバーラツプすると、セルがデータをビット線上に
出す動作が阻害されるため、読取りアクセスが遅延する
。各セクション１，２等に各々別個のセクション制御回
路３０を設けたこの発明のセグメント式プレチャージア
ーキテクチャは、チップ全体にわたってタイくング制御
を分散させることによってこのようなタイきングの問題
を簡単化することができる。その結果、ワード線とプレ
チャージデバイスのより直接的な制御が可能となる。制
御に関与する回路が少なくて済み、それらの回路の負荷
も著しく軽減される。

このようにして、タイ４ングがより簡単で予測し易いも
のとなる。

第４図に８４Ｋ　ＳＲＡＭにこの発明のセグメント式プ
レチャージアーキテクチャを適用した具体的実施例が示
されている。図面を解り易くするために、１つのアレイ
セクションだけを示しである。図示実施例において、Ｎ
ＡＮＤゲート３４及び３６はインバータ（ＮＯＴ回路）
３５及び３５゛　　と共にプレチャージのターンオンが
ワード線のターンオフとオーバーラツプするのを防ぐよ
う動作する。

第１０図は、第６図のメモリセル、第７図のプレチャー
ジ回路、第８図のセンス増幅器、及び第９図の書込みド
ライバ回路、さらには第Ｕ図のセグメント式プレチャー
ジドライバ回路の相互接続関係を示す総合ブロック図で
ある。第６図においてメモリセルはＮ−チャネルＦＥＴ
よりなる転送ゲート５４及び５４′　　を介してそれぞ
れビット線ＢＬＴ及びＢＬＣに接続されている。やはり
第６図において、ワード＄２４は２つのＮ−チャネルデ
バイス５４及び５４゜に接続されており、イネーブルさ
れると、スタティック・フリッププロップ回路４０のノ
ード５０及び５０゛　　をそれぞれビット線ＢＬＴ及び
ＢＬＣに接続する。

第６図のフリップフロップ回路は通常の設計によるもの
であるが、抵抗器５２及び５２′　の付加という形態で
特別に放射耐性が強化されている。これらの抵抗器はノ
ード５０を例えば対応するインバータのゲートから分離
する。これは通常の放射耐性強化のための回路構成であ
り、抵抗器５２及び５２゛　のない普通のＣＭＯＳ　Ｆ
ＥＴフリップフロップ型記憶セルを使用したものもこの
発明の範囲に含まれる。第６図のメモリセルのビット線
ＢＬＴ及びＢＬＣへの接続の仕方は第１Ｏ図に示されて
いる。

第１０図に示すように、第７１！Ｉのプレチャージ／等
化回路はビット線ＢＬＴ及びＢＬＣに接続されており、
ＰＣＮとラベルされたライン６４及びＰＣＰとラベルさ
れたライン６４゛　　を介してセグメント式プレチャー
ジドライバによりドライブされる。第７図に示すように
、プレチャージ／等化回路は、互いに並列に接続されビ
ット線ＢＬＴとＢＬＣの間に結合されたＰ−チャネルＦ
ＥＴデバイス５６及びトチヤネルＦＥＴデバイス５８で
構成されている。プレチャージＮ（ＰＣＮ）のライン６
４及びプレチャージＰ　（ＰＣＰ）のライン６４゛　が
アクティブになると、これらのライン上の電圧の極性は
、ライン６４が相対的に正で、ライン６４゛　が相対的
に負となり、Ｎ−チャネルＦＥＴデバイス５８及びＰ−
チャネルＦＥＴデバイス５６が導通し、これによってビ
ット線ＢＬＴとＢＬＣの間に相対的短絡状態が形成され
る結果、これら２本のビット線間に電荷が滞留していれ
ば等化される。この発明によれば、プレチャージＨのラ
イン６４及びプレチャージＰのライン６４′　は、メモ
リの選択されなかったセグメント中のカラムのビット線
を等化すべき時に励起される。前にも述べたように、選
択されなかったセグメントのビット線は確実に両方のビ
ット線が相対的に正でほぼ等しい電位に保たれるように
して等化状態に維持される。さらに第７図に示すように
、プレチャージＮ（ＰＣＮ）のライン６４にはＮ−チャ
ネルＦＥＴデバイス６０及び６２も接続されており、こ
れらのＦＥＴデバイスはプレチャージＮのラインが相対
的に正の時導通状態となる。すると、ビット線ＢＬＴ及
びビット線ＢＬＣが相対的に正の電源電圧ＶＤＤに接続
され、これによってこれらのビット線ＢＬＴ及びＢＬＣ
にプレチヤ−ジ電源が与えられる。このようにして、ビ
ット線ＢＬＴ及びＢＬＣにはセグメントが選択されてい
ない状態にある期間中プレチャージ電位が印加される。

ビット線ＢＬＴ及びＢＬＣに印加される電位はＶＤＤの
電位からＮ−チャネルＦＥＴデバイス６０及び６２のス
レショルド電圧（ＶＴ）を減じたものである。ＶＤＤ　
−ＶＴの値はもちろんＶＤＤそのものの値より小さく、
そのためにプレチャージ電位（ＶＤＤ　−ＶＴ　）をビ
ット線に与えてその電位に立ち上がらせるのに、ＶＤＤ
電位をそっくりビット線上で立ち上がらせる程の時間は
不要であるという回路設計上の長所が得られる。その結
果、ビット線をＶＤＤ　−ＶＴの設計電位にプレチャー
ジする時間が短くて済む。さらに、コンデンサ（この場
合はＢＬＴ及びＢＬＣ）の充放電は印加される電圧の平
均値に正比例するので電力消費が少なくなる。この発明
によれば、セグメント式プレチャージドライバ３０は、
セグメントがアクセスされると、プレチヤ−ジＮ（ＰＣ
Ｎ）のライン６４をロー電位に変化させ、プレチャージ
Ｐ（ＰＣＰ）のライン６４をハイ電位に変化させる。こ
れによってビット線ＢＬＴ及びＢＬＣからプレチャージ
電圧が切り離され、ＢＬＴとＢＬＣが互いに（等化状態
から）切り離されて、読取り動１作あるいは書込み動作
が可能な状態となる。

再度第１Ｏ図において、センス増幅器４４はビット線Ｂ
ＬＴ及びＢＬＣに図示のようにして接続されている。セ
ンス増幅器４４は第８図により詳細に示されている。セ
クションデコード信号及び読取り／書込みセレクト信号
に応答してライン６６にゲートされるビットデコーダ出
力はセンス増幅器回路に接続されていてこの回路をイネ
ーブルする。第８図の回路は接地電位と出力ノード８２
゛　の間に直列に接続されたＮ−チャネルＦＥＴデバイ
ス６８、Ｎ−チャネルＦＥＴデバイス７０及びＮ−チャ
ネルＦＥＴデバイス７４よりなり、出力ノード８２゛　
は抵抗性負荷デバイスとしてｔａ能するＰ−チャネルＦ
ＥＴデバイス７８が接続されている。このＰ−チャネル
ＦＥＴデバイス７Ｂは電源電圧ＶＤＤに接続されている
。また、図示に如く、接地電位と出力ノード８２との間
においてＮ−チャネルＦＥＴデバイス７２及び７６がＮ
−チャネルＦＥＴデバイス６Ｂと直列に接続されており
、出力ノード８２にはＰ−チャネルＦＥＴデバイス８０
が接続されている。Ｐ−チャネルＦＥＴデバイス８０は
もう一つの抵抗性負荷として機能し、電源電圧ＶＤＤに
接続されている。

ライン６６が相対的な正電位に励起されると、Ｎ−チャ
ネルＦＥＴデバイス６８．７４及び７６が導通する。図
示の特定のカラム中に選択された１つのメモリセル中の
記憶情報の状態を示すようビット線ＢＬＴが相対的に正
の電位となり、ビットＭＡ　ＢＬＣが相対的に負の電位
またはゼロ電位になると、Ｎ−チャネルＦＥＴデバイス
７２が導通し、Ｎ−チャネルＦＥＴ７０は非導通状態と
なる。この状態では、出力ノードにはＦＥＴデバイス６
８．７２及び７６を介して接地電位が現れる。これに対
応して、ＦＥＴデバイス７０はそのゲートが相対的に負
のビット線ＢＬＣに接続されているので、非導通状態に
あり、これによって出力ノード８２’　は接地電位より
遮断される。Ｐ−チャネルＦＥＴデバイス７Ｂは相対的
に正のＶＤＤ電位に接続された抵抗性負荷デバイスであ
るから、出力ノード８２゛　は相対的に正となる。この
ようにして、ビット線ＢＬＴ及びＢＬＣの増幅された２
値状態は出力ライン（ノード〉８２及び８２゛　に供給
される。

再度第１０図において、この図には書込みドライバ４６
のビット線ＢＬＴ及びＢＬＣに対する接続構成も示され
ている。図から明らかなように、アドレス遷移検出器（
ＡＴＤ）の出力は書込みドライバ４６へその１つの入力
として供給される。この出力信号はライン８４を介して
書込みドライバ（書込みバスドライバ）４６へ供給され
る。また、読取り／書込みセレクトライン及びセクショ
ンデコードライン９２並びにビットデコードライン８６
も書込みドライバ４６に接続されている。書込みドライ
バ回路４６は第９図に詳細に示されている。この図から
明らかなように、書込みドライバ回路４６は２値入力情
報を得て、相補形出カラインＷＢＴ及びｌＢＣ上に出力
し、これらの出力をＮ−チャネルＦＥＴデバイス８８及
び８８よりなるビットスイッチに供給する。これらのＮ
−チャネルＦＥＴデバイス８８及び８８″　はセクショ
ンデコード、ビットデコード、読取り／書込みセレクト
、及びＡＴＤ信号に応答してライン８４に発生される信
号によりゲートされる。今、あるセクションが選択され
、そのセクション内のカラムが選択され、書込み状態が
指示されると共に、アドレス遷移検出器が丁度新しいア
ドレスが回路に与えられたということを指示すると、ビ
ットスイッチのデバイス８Ｂ及び８８゛　はゲートイネ
ーブルライン８６によってイネーブル化される。すると
ｌＢＣ及びＷＢＴライン上の相補形信号がビット線ＢＬ
Ｔ及びＢＬＣに接続され、その一方のビット線ＢＬＴが
一方の極性にドライブされると共にもう一方のビット線
ＢＬＣはその反対の極性にドライブされる。これと同じ
期間中に、選択された行のワード線２４が励起されるこ
とによって、アクセスされたメモリセル４０のゲート５
４及び５４゛　が導通するので、ビット線の極性状態を
スタティックフリップフロップ記憶セルの各ノード５０
及び５０゛　　に供給することができる。

さらに、第１Ｏ図にはセグメント式プレチャージドライ
バ３０の接続構成も示されている。図から明らかなよう
に、セグメント式プレチャージドライバ回路３０の一方
の入力は゛アドレス遷移検出器の出力８４が供給され、
他方の入力はセクションデコード回路の出力ライン９２
より供給される。第１１図のプレチャージドライバの動
作原理は、選択されたセクション中のすべてのワード線
をターンオフし、その後アドレス線移検出器が回路に供
給されている行アドレスの変更を検出した時選択された
セクション中のプレチャージ回路をターンオンし、ＡＴ
Ｏパルスの持続期間中はこの逆の動作を実行するという
ことである。このような動作は、ＮＡＮＤゲート３６の
２つの入力にＡＴＤ信号信号９０セグメントセレクト（
デコード）信号９２を供給することにより可能となる。

これらの入力を供給されたプレチャージドライバのＮＡ
ＮＤゲート３４は、２つのインバータ３５及び３５゛　
により生じる遅延の後、選択されたセグメントのすべて
のカラムのプレチャージ回路へＰＣＮライン及びＰＣＰ
ラインを介してイネーブル化信号を供給する。このよう
にして、アレイ中の各セルをターンオフしプレチャージ
回路をターンオンするためのタイくフグ上の要件は各セ
グメントの機能として分散される。

第１２図はセグメント式プレチャージドライバ回路３０
の動作シーケンスのタイくング波形図である。

この図から明らかなように、ライン８４を介して入力さ
れるＡＴＤ波形は下向きに変化し、このセグメントがラ
イン９２で選択されることにより、第１１図のＮＡＮＤ
ゲート３６及びインバータ３５による所定遅延の後、ワ
ード線セレクト（ｆＬｓＥ）の波形が下向きに変化し、
これによってそのセグメント中のすべてのメモリセル４
０の転送ゲート５４及び５４゛　がすべてターンオフさ
れる。やはり第１２図から明らかなように、インバータ
３５゛　　及びＮＡＮＤゲート３４によってさらに付加
される所定遅延の後に、ライン６４及び６４゛　上の相
補形信号ＰＣＮ及びＰＣＰがプレチャージ回路４２に供
給されることによって、選択されたセグメントのすべて
のメモリセルのビット線ＢＬＴ及びＢＬＣに対するプレ
チャージ電位の印加及び等化が開始される。この動作は
アドレス遷移検出器が現在のワード線と異なるワード線
がアドレスされているということを検出した時実行され
る。セクションアドレスだけが変化する時は、セクショ
ンデコーダの出力がその前にアクセスされたセクション
のプレチャージをターンオンしくＰＣＰがローになり、
ＰＣＮはハイになる）　、ＷＬＳＥがローになることに
よってワード線２４をターンオフする。新しいセクショ
ンでは、変化中のセクションデコーダ出力が第１２図の
ＡＴＤ信号の立ち上がりエツジとして作用して、ＷＬＳ
Ｅをターンオンすると同時にプレチャージ動作をターン
オフする（　ＰＣＮがローとなり、ＰＣＰがハイとなる
〉。そのため、新しいセクションはプレチャージ動作を
止めてアクセスモードに入る一方、古いセクションはア
クセスを止めてプレチャージ動作に入る。ここで、選択
されなかったセクションはすべてプレチャージされるよ
うドライブされるので、ＡＴＤパルスは全く不要である
。

第１３図は、この発明による回路において、２本のビッ
ト線のどちらか一方に単一事象アップセット（ｓｉｎｇ
ｌｅ　ｅｖｅｎｔ　ｕｐｓｅｔ：　ＵＥＰ）が起こった
時の回路中のビット線の反応を示す電圧波形図である。

特に第１３図において、ビット線ＢＬＴに単一事象アッ
プセットが生じてＢＬＴ上に瞬間的な負向き電圧変化が
起こった時、その単一事象アップセットが選択されてい
ないセグメントのビットラインに生じたとすると、この
発明によれば、等化回路４２はそのＦＥＴデバイス５６
及び５８が導通状態にあり、またプレチャージデバイス
６０及び６２°　も導通状態になっているので、２本の
ビット線ＢＬＴ及びＢＬＣ上の電位は短時間で調整され
て等化され、両ビット線にプレチャージ電位が印加され
てこれらのビット線ＩＶＤＤ　−Ｖ’ｒの全プレチャー
ジ電位に復帰させる。そのため、選択されていないセグ
メントは、ＳＥＵ発生のすぐ後に容易に選択してその中
の記憶セルに対する書込みあるいは読取りのために利用
することができる。この発明によるこのようなセグメン
トの利用性は従来技術には見られない特徴である。この
ことは、第１４図に示す従来技術の典型的なメモリ回路
において１対のビット線の一方がＳＥＵを被り、それら
のビット線に小さな受動性プルアップを生じた場合の挙
動からも明らかである。即ち、そのビット線対が選択さ
れていないセグメントのものであるとすると、そのセグ
メントが選択されていない期間中イネーブル化されるプ
レチャージ回路あるいは等化回路（小さなプルアップを
除く）がないため、ＳＥＵの後それら２本のビット線の
状態を回復するにははるかに長い時間を要する。そのた
め、選択されていないセグメントを続いてＳＥＵ後にア
クセスする場合、そのアクセス可能状態の回復が遅延す
ることになる。

容量が６４に以上の大半のメモリチップではセグメント
式ワード線アーキテクチャが用いられる。

従来技術によるセグメント式ワード線アーキテクチャの
典型例については前に第１図により説明した通りである
。この発明は、ワード線はもとよりプレチャージ手段を
もセグメント化したことにより従来技術をさらに改良し
たものである。最後に、本願発明の長所は下記の如く要
約することができる； ■　スタティックベージモードで利用可能なビット数が
増加する（例えば６４にメモリで３２ビツトから５１２
ビツトへ増加）。

■　プレチャージデバイスのスイッチングによる電流過
渡変化が減殺される。

■　すべてのビット線がアクティブドライブされる（チ
ップの非アクティブな部分はプレチャージされる）。

■　内部タイくングが下位レベルで分散させることによ
り簡単化される。

これにより得られるこの発明のメモリアレイは、電力消
費が小さく、しかもスタティックベージモードのオペレ
ーションが可能である。

【図面の簡単な説明】

第１図はこの発明によるセグメント式プレチャージアー
キテクチャの構成を示すブロック図、第２図はこの発明
におけるアドレス遷移検出のタイくングシーケンスを示
すタイくング波形図、第３図は従来技術によるセグメン
ト式ワード線アーキテクチャの一例を示すブロック図、
第４図はこの発明によるセグメント式プレチャージアー
キテクチャの一部の詳細構成を示す回路図、 第６図は特に多重セクションの構成を示すこの発明によ
るセグメント式プレチャージアーキテクチャの詳細回路
図、 第６図はメモリセル４０の概略回路図、第７図はプレチ
ャージ／等化回路４２の概略回路図、 第８図は差動センス増幅器／マルチプレクサ４４の概略
回路図、 第９図は書込みドライバの概略回路図、第１Ｏ図は第６
図のメモリセル、第７図のプレチャージ回路、第８図の
センス増幅器回路、第９図の書込みドライバ回路及び第
１１図のセグメント式プレチャージドライバの相互接続
関係を示す総合ブロック図、 第１１図はセグメント式プレチャージドライバ回路の概
略回路図、 第１２図はセグメント式プレチャージドライバ３゜の動
作を説明するためのタイくング波形図、第１３図は単一
事象アップセットがらの回復能力の強化によりこの発明
の改良効果の一例を説明するための電圧波形図、 第１４図は第１２図の波形図との関連により生じた同様
の単一事象アップセットに対して従来技術の回路の応答
が本願発明の場合より劣ることを説明するための電圧波
形図である。 １．２・・・セフシラン（セグメント）、２４・・・ワ
ード線、３０・・・セクション制御回路（セグメント式
プレチャージドライバ）　、３４．３６・・・ＮＡＮＤ
ゲート、３５゜３５′・・・インバータ、５４．５４’
・・・転送ゲート、４ｏ・・・スタティックフリップフ
ロップ回路（メモリセル）、４２・・・プレチャージ回
路、４４・・・センス増幅器、 ４６・・・ 書込みドライバ、 ５０、５０’・・・ ノー ド、 ５２、５２’・・・ 抵抗器、 ８２、８２ 出力ノード。

Claims (4)

【特許請求の範囲】
1. （１）複数個のセグメントに編成され、その各セグメン
   トが複数個の記憶デバイスのカラムを有し、各カラムが
   一対のビット線を含み、その各ビット線対の各ビット線
   がカラム中の各記憶セルにおける記憶ノード対の１つの
   ノードにそれぞれ接続されているメモリアレイと、 行アドレスが変わるとアドレス遷移検出（ＡＴＤ）信号
   を出力するアドレス遷移検出器を含む行デコード手段と
   、 各上記セグメント中に設けられ、そのセグメントが選択
   されなかった時セグメント中のビット線をプレチャージ
   すると共に等化するために、そのセグメントの各カラム
   中の各ビット線対に接続された等化回路を含むプレチャ
   ージ手段と、入力が上記アドレス遷移検出器に接続され
   且つ制御出力が上記の各等化回路に接続されていて、上
   記ＡＴＤ信号が行アドレスの変化を示したときメモリア
   レイ中のアクセスされた各セグメントの等化回路を瞬間
   的にイネーブルする制御手段とを有するメモリ。
2. （２）行として編成されたワード線と各々一対のビット
   線を有するカラムとからなるアレイとして組織されたメ
   モリアレイにおいて、 上記メモリアレイが上記の全ビット線の一部分を各々含
   む、入力アドレスに応答して個別に選択可能な複数個の
   セグメントに分割されており、 各セグメントには、アクティブにされた時ビット線対の
   各ビット線の電位をプレチャージし等化するビット等化
   回路が設けられており、上記入力アドレスにより選択さ
   れなかったメモリアレイのセグメント上のプレチャージ
   ／等化回路をイネーブルすると共に、入力アドレスによ
   り選択されたメモリアレイのセグメント上のプレチャー
   ジ／等化回路をディスエーブルするプレチャージ／等化
   回路制御手段が設けられていることを特徴とするメモリ
   アレイ。
3. （３）前記プレチャージ／等化回路がビット線対の両ビ
   ット線をメモリの電源電圧より低いある電位までプレチ
   ャージするためのプレチャージ手段を有することを特徴
   とする請求項２記載のメモリアレイ。
4. （４）メモリアレイの前記の選択されなかったセグメン
   ト中の前記ビット線対がほぼ等しい電位にプレチャージ
   されることを特徴とする請求項２記載のメモリアレイ。