JP2795074B2 - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
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- JP2795074B2 JP2795074B2 JP4188519A JP18851992A JP2795074B2 JP 2795074 B2 JP2795074 B2 JP 2795074B2 JP 4188519 A JP4188519 A JP 4188519A JP 18851992 A JP18851992 A JP 18851992A JP 2795074 B2 JP2795074 B2 JP 2795074B2
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- JP
- Japan
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- data line
- data
- dynamic ram
- circuit
- sense amplifier
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特に、ダイナミックＲＡＭに関する。
特に、ダイナミックＲＡＭに関する。
【０００２】
【従来の技術】従来のダイナミックＲＡＭは、図８に示
すように複数のブロックに分割されており、各々のブロ
ックにはセンスアンプ列が備えられている。動作中に複
数ブロックのうちの１個または数個が選択され、センス
アンプが動作し、セルからビット線対に出された小信号
が増幅される。
すように複数のブロックに分割されており、各々のブロ
ックにはセンスアンプ列が備えられている。動作中に複
数ブロックのうちの１個または数個が選択され、センス
アンプが動作し、セルからビット線対に出された小信号
が増幅される。
【０００３】センスアンプ列は、図９に示すように２つ
のブロックに共用されている。センスアンプ活性化時
は、選択側のトランスファゲートＴＧ０は開いており、
非選択側ＴＧ１は閉じている。センスアンプ自体は４個
のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４で構成された回
路である。図１０のように、読み出しデータ線ＲＬ，Ｒ
Ｌ* （以下、ＲＬの反転を意味する）は、電源電位から
ＮチャネルＭＯＳトランジスタのしきい値分低い電位
（ＶCC−ＶTN）に常にプリチャージされている。
のブロックに共用されている。センスアンプ活性化時
は、選択側のトランスファゲートＴＧ０は開いており、
非選択側ＴＧ１は閉じている。センスアンプ自体は４個
のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４で構成された回
路である。図１０のように、読み出しデータ線ＲＬ，Ｒ
Ｌ* （以下、ＲＬの反転を意味する）は、電源電位から
ＮチャネルＭＯＳトランジスタのしきい値分低い電位
（ＶCC−ＶTN）に常にプリチャージされている。
【０００４】次に、センス動作が終了後、コラムスイッ
チ線ＹＳＷ０によりトランジスタＱ９，Ｑ１１が選択さ
れると、読み出しデータ線ＲＬ，ＲＬ* から電流が流れ
出す。ＢＬＣ０とＢＬＣ０* （以下、ＢＬＣ０の反転を
意味する）のうち電位の高い方がＢＬＣ０とするとトラ
ンジスタＱ１０の方がゲート電位が高くなり、読み出し
データ線ＲＬの方が電流が多く流れ出して電位が低くな
る。
チ線ＹＳＷ０によりトランジスタＱ９，Ｑ１１が選択さ
れると、読み出しデータ線ＲＬ，ＲＬ* から電流が流れ
出す。ＢＬＣ０とＢＬＣ０* （以下、ＢＬＣ０の反転を
意味する）のうち電位の高い方がＢＬＣ０とするとトラ
ンジスタＱ１０の方がゲート電位が高くなり、読み出し
データ線ＲＬの方が電流が多く流れ出して電位が低くな
る。
【０００５】この読み出しデータ線ＲＬと読み出しデー
タ線ＲＬ* の電位差もしくは電流差をデータアンプで検
知、増幅し、データ読み出しを完了する。
タ線ＲＬ* の電位差もしくは電流差をデータアンプで検
知、増幅し、データ読み出しを完了する。
【０００６】一方、書き込み動作は、図１１に示すよう
に、ライトアンプにより書き込みデータ線ＷＬ，ＷＬ*
（以下、ＷＬの反転を意味する）の片側が接地電位とな
る。次に、コラムスイッチ線ＹＳＷ０が選択される。
に、ライトアンプにより書き込みデータ線ＷＬ，ＷＬ*
（以下、ＷＬの反転を意味する）の片側が接地電位とな
る。次に、コラムスイッチ線ＹＳＷ０が選択される。
【０００７】最後にライトスイッチ信号ＷＳが活性化さ
れ、トランジスタＱ１３，Ｑ１４，Ｑ１５，Ｑ１６がす
べて″オン″状態となり、書き込みデータ線ＷＬ，ＷＬ
* のデータがＢＬＣ０，ＢＬＣ０* に書き込まれる。
れ、トランジスタＱ１３，Ｑ１４，Ｑ１５，Ｑ１６がす
べて″オン″状態となり、書き込みデータ線ＷＬ，ＷＬ
* のデータがＢＬＣ０，ＢＬＣ０* に書き込まれる。
【０００８】しかし、このようにすると１つの選択ブロ
ックから１つのデータしか読み書きできないので、各デ
ータ線対をＲＬ０，ＲＬ０* （ＲＬ０の反転を意味す
る）とＲＬ１，ＲＬ１* （ＲＬ１の反転を意味する）の
ように２系統設けて、図１２のように１つおきにビット
線対と接続し、１つの選択ブロックから２つのデータを
読み出すことがある。
ックから１つのデータしか読み書きできないので、各デ
ータ線対をＲＬ０，ＲＬ０* （ＲＬ０の反転を意味す
る）とＲＬ１，ＲＬ１* （ＲＬ１の反転を意味する）の
ように２系統設けて、図１２のように１つおきにビット
線対と接続し、１つの選択ブロックから２つのデータを
読み出すことがある。
【０００９】
【発明が解決しようとする課題】従来のダイナミックＲ
ＡＭでは、１つのブロックからデータを大量に読み出し
たいときには、データ線の数を増やす必要があり、チッ
プ面積が増加し、コストの上昇を招いていた。また、デ
ータ線の動作を高速にしたいときにも、各データ線の負
荷を軽くすることができるので、データ線の数を増やす
ことが行われてきたが、同様に、コストの上昇を招いて
いた。
ＡＭでは、１つのブロックからデータを大量に読み出し
たいときには、データ線の数を増やす必要があり、チッ
プ面積が増加し、コストの上昇を招いていた。また、デ
ータ線の動作を高速にしたいときにも、各データ線の負
荷を軽くすることができるので、データ線の数を増やす
ことが行われてきたが、同様に、コストの上昇を招いて
いた。
【００１０】本発明の目的は、チップ面積を大きくしな
いで１つのブロックから多数のデータを読み出すことの
できるダイナミックＲＡＭを提供することにある。
いで１つのブロックから多数のデータを読み出すことの
できるダイナミックＲＡＭを提供することにある。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
分割された複数個のブロックからなり、各々のブロック
にセンスアンプ列を備えるダイナミックＲＡＭにおい
て、データ線がセンスアンプ列と直交する方向に配置さ
れ、データ読み出し時には選択されたセンスアンプ列の
ビット線のデータのみをデータ線へ転送する第１の回路
と、データ線を選択し、選択されたデータ線のみをデー
タアンプと接続するとともに所定の電位まで引き上げ、
選択されたデータ線以外のデータ線を接地電位に固定す
る第２の回路とを有することを特徴としている。
分割された複数個のブロックからなり、各々のブロック
にセンスアンプ列を備えるダイナミックＲＡＭにおい
て、データ線がセンスアンプ列と直交する方向に配置さ
れ、データ読み出し時には選択されたセンスアンプ列の
ビット線のデータのみをデータ線へ転送する第１の回路
と、データ線を選択し、選択されたデータ線のみをデー
タアンプと接続するとともに所定の電位まで引き上げ、
選択されたデータ線以外のデータ線を接地電位に固定す
る第２の回路とを有することを特徴としている。
【００１２】請求項２記載の発明は、請求項１記載のダ
イナミックＲＡＭにおいて、センスアンプ列毎に設けら
れ、かつ選択されたビット線の片側をデータ線の反転デ
ータの電位とすることにより書き込み動作を行う第３の
回路を備えることを特徴としている。
イナミックＲＡＭにおいて、センスアンプ列毎に設けら
れ、かつ選択されたビット線の片側をデータ線の反転デ
ータの電位とすることにより書き込み動作を行う第３の
回路を備えることを特徴としている。
【００１３】請求項３記載の発明は、請求項１または２
記載のダイナミックＲＡＭにおいて、読み出し動作に用
いるデータ線と書き込み動作に用いるデータ線を共用す
ることを特徴としている。
記載のダイナミックＲＡＭにおいて、読み出し動作に用
いるデータ線と書き込み動作に用いるデータ線を共用す
ることを特徴としている。
【００１４】請求項４記載の発明は、請求項１記載のダ
イナミックＲＡＭにおいて、第１の回路が周期的に複数
の系統に分けられており、データ線対が各系統の第１の
回路の１組ずつに接続されていることを特徴としてい
る。
イナミックＲＡＭにおいて、第１の回路が周期的に複数
の系統に分けられており、データ線対が各系統の第１の
回路の１組ずつに接続されていることを特徴としてい
る。
【００１５】請求項５記載の発明は、請求項２記載のダ
イナミックＲＡＭにおいて、第２の回路が周期的に複数
の系統に分けられており、データ線対が各系統の第２の
回路の１組ずつに接続されていることを特徴としてい
る。
イナミックＲＡＭにおいて、第２の回路が周期的に複数
の系統に分けられており、データ線対が各系統の第２の
回路の１組ずつに接続されていることを特徴としてい
る。
【００１６】請求項６記載の発明は、請求項１記載のダ
イナミックＲＡＭにおいて、第２の回路が書き込み動作
時にデータ線を選択し、選択されたデータ線のみをライ
トアンプに接続し、選択されたデータ線以外のデータ線
を接地電位とすることを特徴としている。
イナミックＲＡＭにおいて、第２の回路が書き込み動作
時にデータ線を選択し、選択されたデータ線のみをライ
トアンプに接続し、選択されたデータ線以外のデータ線
を接地電位とすることを特徴としている。
【００１７】請求項７記載の発明は、請求項１記載のダ
イナミックＲＡＭにおいて、所定の電位を電源電位から
ＮチャネルＭＯＳトランジスタのしきい値分引いた値と
することを特徴としている。
イナミックＲＡＭにおいて、所定の電位を電源電位から
ＮチャネルＭＯＳトランジスタのしきい値分引いた値と
することを特徴としている。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は、本発明の第１の実施例の概念図で
ある。データ線を図のようにセンスアンプ列とは直交方
向に引き出している。そうすると、１つのセンスアンプ
列からデータを最大でセンスアンプの数だけ引き出すこ
とも可能となる。この場合、データ線は非選択のセンス
アンプ列にも入力されているので、選択ブロックのデー
タのみを転送する第１の回路７が必要となる。
ある。データ線を図のようにセンスアンプ列とは直交方
向に引き出している。そうすると、１つのセンスアンプ
列からデータを最大でセンスアンプの数だけ引き出すこ
とも可能となる。この場合、データ線は非選択のセンス
アンプ列にも入力されているので、選択ブロックのデー
タのみを転送する第１の回路７が必要となる。
【００２０】図２に示すように、リードスイッチ信号Ｒ
Ｓがセンスアンプ列を選択する。一方、選択ブロック内
で非選択のデータ線にデータを出すと、消費電流が増加
するので、選択データ線のみをＶCC−ＶTNの電位にプル
アップする第２の回路８が必要となる。
Ｓがセンスアンプ列を選択する。一方、選択ブロック内
で非選択のデータ線にデータを出すと、消費電流が増加
するので、選択データ線のみをＶCC−ＶTNの電位にプル
アップする第２の回路８が必要となる。
【００２１】図３に示すように、論理部で生成されたＹ
Ｄ１，ＹＤ２，ＹＤ３の信号により、選択データ線であ
るＤＬ０，ＤＬ０* （以下、ＤＬ０の反転を意味する）
は、トランジスタＱ２５，Ｑ２７によりＶCC−ＶTN付近
まで持ち上げられる。ただし、すでにトランジスタＱ１
７，Ｑ１８，Ｑ１９，Ｑ２０が″オン″しているために
電流が流れ出し、持ち上げられながら電位差がつく。こ
の波形を示したのが図５である。
Ｄ１，ＹＤ２，ＹＤ３の信号により、選択データ線であ
るＤＬ０，ＤＬ０* （以下、ＤＬ０の反転を意味する）
は、トランジスタＱ２５，Ｑ２７によりＶCC−ＶTN付近
まで持ち上げられる。ただし、すでにトランジスタＱ１
７，Ｑ１８，Ｑ１９，Ｑ２０が″オン″しているために
電流が流れ出し、持ち上げられながら電位差がつく。こ
の波形を示したのが図５である。
【００２２】また、第２の回路８は、ＤＬ０，ＤＬ０*
をＣＭＯＳトランスファゲートＱ２９，Ｑ３０，Ｑ３
１，Ｑ３２により、データアンプと選択的に接続する役
割も果す。
をＣＭＯＳトランスファゲートＱ２９，Ｑ３０，Ｑ３
１，Ｑ３２により、データアンプと選択的に接続する役
割も果す。
【００２３】書き込み動作は、非選択データ線がすべて
接地電位であるという条件を満たす必要がある。第２の
回路８にライトモード信号ＷＭが入力されると、ＤＬ
０，ＤＬ０* が選択されてもＹＤ３は活性化されず、プ
ルアップは行われない。ライトアンプからの出力により
データ線の片側ＤＬ０* が″ハイ″レベルとなる。
接地電位であるという条件を満たす必要がある。第２の
回路８にライトモード信号ＷＭが入力されると、ＤＬ
０，ＤＬ０* が選択されてもＹＤ３は活性化されず、プ
ルアップは行われない。ライトアンプからの出力により
データ線の片側ＤＬ０* が″ハイ″レベルとなる。
【００２４】次に、ライトスイッチ信号ＷＳが活性化さ
れることにより、第３の回路９のトランジスタＱ２３，
Ｑ２４が″オン″する。トランジスタＱ２３，Ｑ２４は
トランジスタＱ２よりも駆動能力が高いので、ＢＬ００
* （ＢＬ００の反転を意味する）が引き落され、次にＢ
Ｌ００も反転する。
れることにより、第３の回路９のトランジスタＱ２３，
Ｑ２４が″オン″する。トランジスタＱ２３，Ｑ２４は
トランジスタＱ２よりも駆動能力が高いので、ＢＬ００
* （ＢＬ００の反転を意味する）が引き落され、次にＢ
Ｌ００も反転する。
【００２５】このようにすれば、書き込みと読み出しの
データ線を共有することができる。もし、書き込みと読
み出しのデータ線を共有しなければ、従来と同様の書き
込み動作は可能だが、第２の回路８のトランスファゲー
トＱ２９〜Ｑ３２を２倍設ける必要がでてくる。
データ線を共有することができる。もし、書き込みと読
み出しのデータ線を共有しなければ、従来と同様の書き
込み動作は可能だが、第２の回路８のトランスファゲー
トＱ２９〜Ｑ３２を２倍設ける必要がでてくる。
【００２６】一方、図４は、第２の回路８の論理部にＣ
ＭＯＳゲートを用いた回路図である。Ｙ７，Ｙ８，Ｙ９
はコラムアドレスである。
ＭＯＳゲートを用いた回路図である。Ｙ７，Ｙ８，Ｙ９
はコラムアドレスである。
【００２７】次に、第２の実施例を示す。
【００２８】第１の実施例のようにデータ線とビット線
を同じピッチで配置するのは、配線材料が違うため困難
なことがある。そのときは、従来例でもあったように、
第１の回路７、第３の回路９を２系統に分ける。リード
スイッチＲＳ０，ＲＳ１をアドレスにより使い分ける。
を同じピッチで配置するのは、配線材料が違うため困難
なことがある。そのときは、従来例でもあったように、
第１の回路７、第３の回路９を２系統に分ける。リード
スイッチＲＳ０，ＲＳ１をアドレスにより使い分ける。
【００２９】データ線に付く負荷は、従来例の場合、通
常のＤＲＡＭでは１つのデータ線に２５６〜１０２４個
のセンスアンプが入力されるのに対して、第２の実施例
の場合でも１６〜６４個のセンスアンプが入力されるに
とどまるため、第１の実施例、第２の実施例ともデータ
線を高速に動作させることができる。
常のＤＲＡＭでは１つのデータ線に２５６〜１０２４個
のセンスアンプが入力されるのに対して、第２の実施例
の場合でも１６〜６４個のセンスアンプが入力されるに
とどまるため、第１の実施例、第２の実施例ともデータ
線を高速に動作させることができる。
【００３０】また、常時プリチャージしている従来例と
は違い、本実施例はプルアップするので、データ線プル
アップ用トランジスタは駆動能力が要求される。これを
比較的能力の高いＮチャネルＭＯＳトランジスタで構成
することにより、第２の回路８の面積が大きくなること
を防いでいる。
は違い、本実施例はプルアップするので、データ線プル
アップ用トランジスタは駆動能力が要求される。これを
比較的能力の高いＮチャネルＭＯＳトランジスタで構成
することにより、第２の回路８の面積が大きくなること
を防いでいる。
【００３１】
【発明の効果】以上説明したように本発明は、データ線
をセンスアンプ列とは直交方向に引き出しているので、
チップ面積を大きくしないで１つのブロックから多数の
データを読み出すことができる。
をセンスアンプ列とは直交方向に引き出しているので、
チップ面積を大きくしないで１つのブロックから多数の
データを読み出すことができる。
【００３２】また、選択したデータ線のみをプルアップ
することにより消費電流の増加を防ぐことができ、書き
込みをセンスアンプ列内に設けたゲートにより反転で行
うことにより消費電流の増加を防ぐことができる。
することにより消費電流の増加を防ぐことができ、書き
込みをセンスアンプ列内に設けたゲートにより反転で行
うことにより消費電流の増加を防ぐことができる。
【００３３】さらに、データ線の負荷を軽くすることに
より高速化することができ、プルアップをＮチャネルＭ
ＯＳトランジスタで行うこと、ライト用データ線、リー
ド用データ線を共用とすることにより第２の回路の面積
を小さくすることができる。
より高速化することができ、プルアップをＮチャネルＭ
ＯＳトランジスタで行うこと、ライト用データ線、リー
ド用データ線を共用とすることにより第２の回路の面積
を小さくすることができる。
【図１】本発明の概念図である。
【図２】第１の実施例のセンスアンプ列の回路図であ
る。
る。
【図３】第１の実施例の第２の回路の回路図である。
【図４】第２の回路の論理部である。
【図５】第１の実施例の読み出し時の波形図である。
【図６】第１の実施例の書き込み時の波形図である。
【図７】第２の実施例のセンスアンプ列の回路図であ
る。
る。
【図８】従来例の概念図である。
【図９】従来例のセンスアンプ列の回路図である。
【図１０】従来例の読み出し時の波形図である。
【図１１】従来例の書き込み時の波形図である。
【図１２】第２の従来例のセンスアンプ列の回路図であ
る。
る。
１ データアンプ ２ ライトアンプ ３ センスアンプ列 ４ セルアレイ ５ ローデコーダ ６ カラムデコーダ ７ 第１の回路 ８ 第２の回路 ９ 第３の回路 Ｑ１，Ｑ２，Ｑ２９，Ｑ３２ ＰチャネルＭＯＳトラン
ジスタ Ｑ３，Ｑ４〜Ｑ２８，Ｑ３０，Ｑ３１ ＮチャネルＭＯ
Ｓトランジスタ ＲＬ，ＲＬ* ，ＲＬ０，ＲＬ０* ，ＲＬ１，ＲＬ１*
読み出しデータ線 ＷＬ，ＷＬ* ，ＷＬ０，ＷＬ０* ，ＷＬ１，ＷＬ１*
書き込みデータ線 ＤＬ，ＤＬ* ，ＤＬ０，ＤＬ０* ，ＤＬ１，ＤＬ１*
書き込み読み出し兼用データ線
ジスタ Ｑ３，Ｑ４〜Ｑ２８，Ｑ３０，Ｑ３１ ＮチャネルＭＯ
Ｓトランジスタ ＲＬ，ＲＬ* ，ＲＬ０，ＲＬ０* ，ＲＬ１，ＲＬ１*
読み出しデータ線 ＷＬ，ＷＬ* ，ＷＬ０，ＷＬ０* ，ＷＬ１，ＷＬ１*
書き込みデータ線 ＤＬ，ＤＬ* ，ＤＬ０，ＤＬ０* ，ＤＬ１，ＤＬ１*
書き込み読み出し兼用データ線
Claims (7)
- 【請求項１】分割された複数個のブロックからなり、各
々のブロックにセンスアンプ列を備えるダイナミックＲ
ＡＭにおいて、 データ線がセンスアンプ列と直交する方向に配置され、
データ読み出し時には選択されたセンスアンプ列のビッ
ト線のデータのみをデータ線へ転送する第１の回路と、 データ線を選択し、選択されたデータ線のみをデータア
ンプと接続するとともに所定の電位まで引き上げ、選択
されたデータ線以外のデータ線を接地電位に固定する第
２の回路とを有することを特徴とするダイナミックＲＡ
Ｍ。 - 【請求項２】請求項１記載のダイナミックＲＡＭにおい
て、センスアンプ列毎に設けられ、かつ選択されたビッ
ト線の片側をデータ線の反転データの電位とすることに
より書き込み動作を行う第３の回路を備えることを特徴
とするダイナミックＲＡＭ。 - 【請求項３】請求項１または２記載のダイナミックＲＡ
Ｍにおいて、読み出し動作に用いるデータ線と書き込み
動作に用いるデータ線を共用することを特徴とするダイ
ナミックＲＡＭ。 - 【請求項４】請求項１記載のダイナミックＲＡＭにおい
て、第１の回路が周期的に複数の系統に分けられてお
り、データ線対が各系統の第１の回路の１組ずつに接続
されていることを特徴とするダイナミックＲＡＭ。 - 【請求項５】請求項２記載のダイナミックＲＡＭにおい
て、第２の回路が周期的に複数の系統に分けられてお
り、データ線対が各系統の第２の回路の１組ずつに接続
されていることを特徴とするダイナミックＲＡＭ。 - 【請求項６】請求項１記載のダイナミックＲＡＭにおい
て、第２の回路が書き込み動作時にデータ線を選択し、
選択されたデータ線のみをライトアンプに接続し、選択
されたデータ線以外のデータ線を接地電位とすることを
特徴とするダイナミックＲＡＭ。 - 【請求項７】請求項１記載のダイナミックＲＡＭにおい
て、所定の電位を電源電位からＮチャネルＭＯＳトラン
ジスタのしきい値分引いた値とすることを特徴とするダ
イナミックＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188519A JP2795074B2 (ja) | 1992-07-16 | 1992-07-16 | ダイナミックｒａｍ |
| US08/092,061 US5369620A (en) | 1992-07-16 | 1993-07-16 | Dynamic random access memory device having column selector for selecting data lines connectable with bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188519A JP2795074B2 (ja) | 1992-07-16 | 1992-07-16 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0636556A JPH0636556A (ja) | 1994-02-10 |
| JP2795074B2 true JP2795074B2 (ja) | 1998-09-10 |
Family
ID=16225138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4188519A Expired - Lifetime JP2795074B2 (ja) | 1992-07-16 | 1992-07-16 | ダイナミックｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5369620A (ja) |
| JP (1) | JP2795074B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754478A (en) * | 1993-04-20 | 1998-05-19 | Micron Technology, Inc. | Fast, low power, write scheme for memory circuits using pulsed off isolation device |
| US5694143A (en) | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| US5610624A (en) * | 1994-11-30 | 1997-03-11 | Texas Instruments Incorporated | Spatial light modulator with reduced possibility of an on state defect |
| JP3884299B2 (ja) * | 1996-03-11 | 2007-02-21 | 株式会社東芝 | 半導体記憶装置 |
| US6510098B1 (en) * | 1997-05-28 | 2003-01-21 | Cirrus Logic, Inc. | Method and apparatus for transferring data in a dual port memory |
| US5901078A (en) * | 1997-06-19 | 1999-05-04 | Micron Technology, Inc. | Variable voltage isolation gate and method |
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