JPS62293661A - 半導体キヤパシタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、半導体メモリの分野等において使用される溝
形ＭＯＳキャパシタ等の半導体キャパシタの製造方法に
関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば第２図（
Ａ）〜　（Ｃ）に示すような製造方法があった。以下、
その製造方法を図を用いて説明する。

第２図（Ａ）〜（Ｃ）は、従来の方法による溝形ＭＯＳ
キャパシタの製造工程を断面図をもって示したものであ
る。

先ず第２図（Ａ）に示すように、ｐ形シリコン（ｐ−Ｓ
ｉ）基板ｌの表面にホトリソグラフィ技術等によりレジ
スト２から成るレジストパターンを形成する。次に第２
図（Ｂ）の如く、レジスト２をマスクとして乾式工νチ
ング等により、ｐ　−Ｓｉ３板ｌに溝３を形成する。そ
の後、レジスト２を除去する。続いて、第２図（Ｃ）に
示すように、溝３の白毛を含むｐ−９ｉ基板１の表面に
、熱酸化法等によりシリコン酸化膜（Ｓｉ０２膜）から
成る絶縁性のゲー）１！ｉ４を形成する。前記ゲート膜
４の上に、減圧ＣＶＤ　　（Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等でポリシリコン（多
結晶シリコン）膜を成長させる。このポリシリコン膜に
対し、ドーピングやホトリソグラフィ工程等を施すこと
により、ポリシリコン電極５を形成する。さらに、その
ポリシリコン電極５の凹部内にポリシリコン又は５ｉ０
２等の充填層６を形成することにより溝３を平坦化する
と、図の如く溝形ＭＯＳキャパシタが完成する。

以上のような工程を経て製造される溝形ＭＯＳキャパシ
タは、例えばＭＯ９第９形ダイナミー／ランダム争アク
セス・メモリ（ＤＲＡＭ）におけるメモリセル部のキャ
パシタ等に用いられる。この種のＭＯＳキャパシタでは
、ポリシリコン電極５に電圧が印加されると、その電圧
に応じてｐ−Ｓｉ基板１とゲート膜４の界面に電荷が誘
起され、その電荷により情報が蓄えられる。このように
、ゲー目漠４は重要な役割を成す絶縁膜であり、この絶
縁膜を薄膜化することにより前記電荷量を増加させるこ
とができるので、メモリ素子の機能を高めることができ
る。

（′ｉ：、明が解決しようとする問題点）しかしながら
、上記の方法では次のような問題点があった。

すなわち、溝３の断面形状はほぼ短形を成しているので
、その上端部および下端部ではｐ　−Ｓｉ基板１の表面
は急激に変化してほぼ直角を形成している。そのために
この上端部および下端部においては、ゲート膜４の膜厚
を均一にすることが難しく、他の部分に比べて薄く形成
されることがある。また、前記上端部および下端部では
表面形状が急激に変化するため、電界が集中しやすくな
る。したがって、ゲート膜４が破壊されるというおそれ
があった。

本発明は、前記従来技術がもっていた問題点として、溝
３の上端部および下端部における急激な形状変化のため
に、この部分のゲート膜４を均一な膜厚に形成するのが
難しい点、および電界が集中しやすい点について解決し
た半導体装置の製造方法を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、シリコン基板に
半導体キャパシタを形成する半導体キャパシタの製造方
法において、シリコン基板表面に第１のシリコン酸化膜
とシリコン窒化膜を順次形成し、前記シリコン窒化膜の
表面から前記シリコン基板内部に達する溝を形成する工
程と、前記溝内面を酸化し前記シリコン基板表面と前記
第１のシリコン酸化膜との界面を含む溝内面に第２のシ
リコン酸化膜を形成して前記溝の上下端部に丸みをもた
せる工程と、前記シリコン基板表面の第１のシリコン酸
化膜、前記シリコン窒化膜および前記溝内面の第２のシ
リコン酸化膜を除去する工程と、前記丸みを帯びた溝を
有するシリコン基板表面と溝内面に絶縁膜および電極を
順次形成し、その後前記溝を平坦化する工程とを順次施
すようにしたものである。

（作　用） 本発明によれば、以上のように半導体キャパシタの製造
方法を構成したので、表面に第１のシリコン酸化膜とシ
リコン窒化膜とを有するシリコン基板に設けられた溝に
おいて、その溝内面に第２のシリコン酸化膜を形成する
工程は、溝の上下端部に丸みを帯びさせる働きをする。

これにより前記溝の上下端部における急激な形状変化が
緩やかに変化する形状となり、絶縁膜の膜厚の均一形成
が可能になると同時に電界集中の防止を計れる。したが
って、前記問題点を除去できるのである。

（実施例） 第１図（ａ）〜（ｆ）は本発明の実施例を示す半導体キ
ャパシタの製造工程図である。この製造方法は、−例と
して溝形ＭＯＳキャパシタについて示したもので１次の
ような第１〜第６エ程で構成されている。

（１）第１図（ａ）の第１工程 先ず、ｐ−Ｓｉ基板２ｏの表面に、例えば乾式ａ酸化法
等により５ｉＯｚ＠２１を２０θ〜５０ｏ人程ノ厚サニ
形成した後に、この上に減圧下のＣＶＤ法等によりシリ
コン窒化Ｈ（ＳｉＪｎ　［）　２２を１００〜４００人
程の厚さに成長させる。さらにこの上に、常圧ＣＶＤ法
等により５ｉ０２膜２３を３，０００　〜ｉｏ、ｏｏｏ
人程ａ長させる。その後レジストを塗布し、ホトリング
ラフィ技術により不要箇所を除去して、図の如く、レジ
ストパターン２４を形成する。

（２）第１図（ｂ）の第２工程 レジストパターン２４をマスクとして乾式エツチング等
により、５ｉ０２膜２３、Ｓｉ３Ｎ４膜２２オヨヒＳ　
ｉ０２膜２１を除去する。このエツチングによりｐ−Ｓ
ｉ基板２０の表面を曝露させた後、レジストパターン２
４を除去する。

（３）第１図（Ｃ）の第３工程 第２工程が終了した状態において、Ｓ　ｉ０２膜２３を
マスクとし、塩化炭素ＣＣＣＱ、　ａ　）ガスを用いた
乾式エツチング等により、ｐ　−Ｓｉ基板２ｏに例えば
断面矩形状の溝２５を形成する。その後、Ｓ　ｉ０２膜
２３を除去する。

（４）第１図（ｄ）の第４工程 熱酸化法等により例えば温度９５０〜１，１５０’Ｃ程
の水素φ酸素雰囲気中において、ｐ　−Ｓｉ基板２ｏの
溝２５の内面を約１〜２時間酸化させて、膜厚２．００
０〜３，０００人［ｃ７）Ｓｉ０２膜２８ヲ形成スル。

コノとき、溝２５のほぼ角形上端部２７においては、Ｓ
ｉ：＋Ｎａ　ｖ２２が酸化に対するマスクとなっている
ため、５ｉ０２Ｎ２８はｐ　−５ｉ２Ｓ板２０ト５ｉ０
２膜２】ノ界面に沿って押し入るように侵入しながら成
長する。その結果、５ｉ０２１］９２Ｅｉの浸入により
新たに生じたｐ−Ｓｉ基板２０の上端部２Ｂは丸みを帯
びた形状となる。

また、溝２５の下端部２９においても、酸化の進行に伴
うＳｉＯ＋Ｈの形成により、新たに生じたｐ　−Ｓｉ基
板２０の下端部３０は丸みを帯びる。

なお、上記のｐ　−Ｓｉ基板２ｏの上端部２８に所定の
丸みを形成するためには、ｐ　−Ｓｉ基板２ｏと５ｉ０
２１１ｉ２１の界面に５ｉ０２膜２Ｂを適度に成長、侵
入させることが重要である。そのためには、５ｉ０２膜
２１とＳ：３Ｎ４膜２２のそれぞれの膜厚とその膜厚比
を適切に決定する必要がある０例えばＳ　ｉ０２膜２１
とＳｉ３Ｎ４１１Ｍ　２２の膜厚をそれぞれ３００Ａ程
度とし、従ってその膜厚比を１程度とすれば、５ｉ０２
膜２６の膜厚的２．５００人で適度な丸みを得ることが
できる。

（５）第１図（ｅ）の第５工程 次に、Ｓｉ３Ｎ４膜２２、Ｓ　ｉ０２膜２１オヨび５ｉ
０２膜２８ヲ除去すれば、図に示すように溝２５の上端
部２８と下端部３０に丸みを帯びたｐ　−Ｓｉ基板２ｏ
を得る。

（６）第１図（ｆ）の第６エ程 上記のようにして得られたｐ−Ｓｉ基板２ｏに、熱酸化
法等により５ｉ０２ゲート膜３１を形成した後、その上
に減圧ＣＶＤ法等でポリシリコン（多結晶シリコン）膜
を成長させる。このポリシリコン膜に、少量の不純物を
添加するドーピングやホトリングラフイエ程等を施して
、ポリシリコン電極３２ヲ形成する。さらに、ポリシリ
コン又は５ｉ０２等の充填層３３を形成することにより
溝２５を平坦化すると、溝形ｐ４ｏｓキャパシタが完成
する。

次に、以上の方法によって製造された溝形ＭＯＳキャパ
シタと従来の製造方法による溝形ＭＯＳ＋ヤパシタの特
性を比較する。第３図は溝形ＮＯＳキャパシタの漏洩電
流特性曲線を示したもので、横軸は印加電圧［ＶＪを、
縦軸は漏洩電流［Ａ］を表わし、曲線■と曲線■は、そ
れぞれ本実施例の製造方法と従来の製造方法による溝形
Ｍ０５’キャパシタの特性を示したものである。いずれ
の溝形キャパシタも、そのゲート膜の膜厚が１５０Ａの
ものについて比較を行った。

第３図に示される如く、例えばｌ　ＸＩ（１−５［Ａ］
の漏洩電流が生じるときの印加電圧は、従来の製造方法
によるものが約８［ＶＪであるのに対し、本実施例の製
造方法によるものでは約１４　［ＶＪであり、その漏洩
電流特性が大幅に改善されているのがわかる。したがっ
て、本実施例の製造方法による溝形キャパシタの耐電圧
特性は、従来のものに比較して大幅に優れていることに
なる。

本実施例の製造方法においては１次のような利点を有す
る。

溝２５の上端部２８と下端部３０に丸みをつけ、急激な
形状の変化を避けているので、ゲート膜２１の膜厚を均
一に形成できると同時に、電界の集中を防ぐことができ
る。したがって、ゲート膜２１の耐電圧特性が向上し、
その劣化を防止することができる。また、上記の均一な
ゲート膜２１の形成は、その薄膜化を可能にするので、
従来のものに比べて大きい容量をもった溝形ＭＯＳキャ
パシタを製造できるという利点も有する。

なお、本発明は上記実施例に限定されない。例えば、ゲ
ート膜２１は１層の５ｉ０２膜に限定されず、５ｉｎ２
膜、５ｉ３Ｎｎ　Ｍおよび５ｉ０２膜からな３層構造の
ゲート膜としてもよいし、また溝形ＭＯＳキャパシタ以
外の半導体キャパシタにも適用することができる。

（発明の効果） 以上詳細に説明したように２本発明によれば、シリコン
基板に設けられる溝の上下端部に丸みを帯びるような製
造方法としたので、絶縁膜の膜厚を均一に形成できると
同時に、電界の集中を防ぐことができる。したがって、
絶縁膜の耐電圧特性が向上し、その劣化を防止できるの
で、絶縁膜が破壊されるというおそれがなくなる０以上
の効果により、半導体キャパシタの信頼性の向上を期待
することができる。さらに、上記の均一な絶縁膜の形成
は、その薄膜化を可能とするので、従来の半導体キャパ
シタに比べてさらに大容量のキャパシタを製造すること
ができる。したがって、メモリ素子の動作を容易にする
ことが期待できる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の実施例を示す半導体キ
ャパシタの製造工程図、第２図（Ａ）〜（Ｃ）は従来の
方法による半導体キャパシタの製造工程図、第３図は本
発明′の実施例による製造方法と従来の製造方法とによ
って製造された溝形ＭＯＳキャパシタの漏洩電流特性曲
線図である。 ２０・・・・・・ｐ−Ｓｉ基板、２１・・・・・・５ｉ
０２膜、２２・・・・・・Ｓ　ｉａ　Ｈａ膜、２５・・
・・・・溝、２Ｂ・・・・・・５ｉ０２膜、２８・・・
・・・上端部、３０・・・・・・下端部、３１・・・・
・・ゲート膜、３２・・・・・・ポリシリコン電極、３
３・・・・・・充填層。 出願人代理人　　　柿　　木　　恭　　成第１図 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 シリコン基板表面に第１のシリコン酸化膜とシリコン窒
   化膜を順次形成し、前記シリコン窒化膜の表面から前記
   シリコン基板内部に達する溝を形成する工程と、 前記溝内面を酸化し前記シリコン基板表面と前記第１の
   シリコン酸化膜との界面を含む溝内面に第２のシリコン
   酸化膜を形成して前記溝の上下端部に丸みをもたせる工
   程と、 前記シリコン基板表面の第１のシリコン酸化膜、前記シ
   リコン窒化膜および前記溝内面の第２のシリコン酸化膜
   を除去する工程と、 前記丸みを帯びた溝を有するシリコン基板表面と溝内面
   に絶縁膜および電極を順次形成し、その後前記溝を平坦
   化する工程とを、 有することを特徴とする半導体キャパシタの製造方法。