JP3643527B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、トレンチキャパシタを有する半導体記憶装置の製造方法に関し、特にストレージノード電極とセルトランジスタ拡散層とを電気的に接続する埋め込みストラップを形成するプロセスに関わるものである。
【0002】
【従来の技術】
トレンチキャパシタを有する半導体記憶装置において、埋め込みストラップにて、トレンチキャパシタのストレージノード電極とセルトランジスタの拡散層とが電気的に接続されている。
【0003】
図13乃至図21は、従来技術による半導体記憶装置の製造工程の断面図を示している。以下、従来技術による埋め込みストラップの形成方法について説明する。
【0004】
まず、図13に示すように、半導体基板11上にPadSiO2膜12が堆積され、このPadSiO2膜12上にPadSiN膜13が堆積される。次に、フォトリソグラフィ法及びドライエッチング法により、PadSiN膜13、PadSiO2膜12及び半導体基板11が選択的に除去され、半導体基板11内にトレンチ14が形成される。次に、トレンチ14の外側面の下部に、n型の不純物を拡散させることにより、埋め込みプレート電極15が形成される。
【0005】
次に、図14に示すように、トレンチ14の内壁にキャパシタ誘電膜16が堆積される。このキャパシタ誘電膜16上にストレージノード電極となるAs−dopedアモルファスシリコン膜(以下、ストレージノードと称す)17が堆積され、このストレージノード17によりトレンチ14内が埋め込まれる。次に、ストレージノード17が所望の深さまでエッチバックされる。そして、H3PO4等の溶液を用いて、トレンチ14側壁のキャパシタ誘電膜16がエッチングされ除去される。その後、半導体基板11上に熱酸化膜(図示せず)が形成される。
【0006】
次に、図15に示すように、トレンチ14の内壁にカラー酸化膜18が堆積される。このカラー酸化膜18は、埋め込みプレート電極15とセルトランジスタの拡散層(図示せず)とを電気的に絶縁する機能を有する。その後、後述するアモルファスシリコン膜とストレージノード17とのコンタクトをとるために、ドライエッチング法を用いて、ストレージノード17の表面上のカラー酸化膜18が除去される。
【0007】
次に、図16に示すように、全面にAs−dopedアモルファスシリコン膜19が堆積され、このアモルファスシリコン膜19によりトレンチ14内が埋め込まれる。
【0008】
次に、図17に示すように、セルトランジスタ拡散層(図示せず)とのコンタクトをとるために必要な深さまで、アモルファスシリコン膜19がエッチバックされる。
【0009】
次に、図18に示すように、例えばウエットエッチング法によりカラー酸化膜18が除去され、トレンチ14内の半導体基板11の表面の一部が露出される。ここで、カラー酸化膜18の表面は、ポリシリコン膜19aの表面よりも下に位置される。これにより、埋め込みストラップの開口部20が形成される。
【0010】
次に、図19に示すように、セルトランジスタの拡散層(図示せず)とストレージノード17とのコンタクトをとるためのアモルファスシリコン膜21が堆積され、このアモルファスシリコン膜21により埋め込みストラップの開口部20が埋め込まれる。これにより、埋め込みストラップ20aが形成される。
【0011】
次に、図20に示すように、フォトリソグラフィ法及びドライエッチング法によりSTI(Shallow Trench Isolation)溝41が形成される。その後、STI溝41の側壁が酸化される。
【0012】
次に、図21に示すように、全面に酸化膜などの絶縁膜42が形成され、この絶縁膜42によりSTI溝41が埋め込まれる。次に、PadSiO2膜12の表面が露出するまで絶縁膜42及びPadSiN膜13が平坦化され、アクティブエリア45が形成される。
【0013】
【発明が解決しようとする課題】
ところで、図22(a)(b)に示すように、トレンチ14内部に埋め込まれたアモルファスシリコン膜19は、n型の不純物を含んだ膜であり、通常埋め込み性を良くするため、non−dopedアモルファスシリコン43と不純物吸着層44とを交互に堆積させた積層構造になっている。そして、約900℃以上の熱工程を経ることにより、アモルファスシリコン膜19の膜中の不純物が拡散し、均一な不純物分布を持つようになる。つまり、この熱工程でアモルファスシリコンがポリシリコンへと変化する。
【0014】
しかし、上記従来技術による製造方法では、埋め込まれたアモルファスシリコン膜19に対し最初に高温熱工程が行われるのは、STI溝41に絶縁膜42を埋め込む前のSTI溝41側壁の酸化工程である。
【0015】
つまり、上記従来技術では、図17、図18に示すように、アモルファスシリコン膜19が適当な深さまでエッチバックされた後、カラー酸化膜18が除去される。この時、アモルファスシリコン膜19はアモルファスシリコンからポリシリコンへと変化しておらず、アモルファスシリコン膜19の膜中不純物が十分に拡散せずnon−dopedアモルファスシリコン43と不純物吸着層44との積層状態のままである。この状態で、図19に示すように、アモルファスシリコン膜21が堆積される。
【0016】
従って、アモルファスシリコン膜19の膜中不純物が拡散する前に、後工程のSTI形成などの加工によって、アモルファスシリコン膜19が切り取られる。このため、図23(a)(b)に示すように、STI溝41形状の乱れやSTI溝41とトレンチ14との合わせずれ等が発生し、アモルファスシリコン膜19、21中の不純物層(不純物量)が大きく左右され、不純物濃度の不均一さを助長させている。その結果、埋め込みストラップ20aにおける抵抗値のばらつきが大きくなる。このため、不純物濃度が低濃度側にばらついた場合、埋め込みストラップ20aにおける抵抗が増加し、書き込み不良などの原因となる。従って、書き込み不足によるYield低下などの問題が発生する。
【0017】
また、不純物濃度が十分高い場合であっても、STI加工後の高温熱工程によって、アモルファスシリコン膜19のアモルファスシリコンがポリシリコンに変化する際に体積収縮が起きる。このため、埋め込みストラップ20aと接続しているアクティブエリア45側の半導体基板11が引っ張り応力を受け、この応力により、埋め込みストラップ20aに歪みや欠陥などが発生する。その結果、ジャンクションリークが増加し、リテンション不良が増加するという問題が生じる。
【0018】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、埋め込みストラップにおける抵抗値のばらつきを抑制し、かつ引っ張り応力による埋め込みストラップへの影響を防止できる半導体記憶装置の製造方法を提供することにある。
【0019】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【0020】
本発明の第1の半導体記憶装置の製造方法は、半導体基板内にトレンチを選択的に形成する工程と、前記トレンチ下部の外側面にプレート電極を形成する工程と、前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記アモルファスシリコン膜をポリシリコン膜に変化させる工程と、前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程とを含んでいる。
【0021】
本発明の第2の半導体記憶装置の製造方法は、半導体基板内にトレンチを選択的に形成する工程と、前記トレンチ下部の外側面にプレート電極を形成する工程と、前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、前記アモルファスシリコン膜をエッチバックする工程と、高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記エッチバックされたアモルファスシリコン膜をポリシリコン膜に変化させる工程と、前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程とを含んでいる。
【0022】
本発明の第3の半導体記憶装置の製造方法は、半導体基板内にトレンチを選択的に形成する工程と、前記トレンチ下部の外側面にプレート電極を形成する工程と、前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、前記アモルファスシリコン膜をエッチバックする工程と、前記エッチバックされたアモルファスシリコン膜の表面を絶縁膜で覆う工程と、高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記エッチバックされたアモルファスシリコン膜をポリシリコン膜に変化させる工程と、前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程とを含んでいる。
【0023】
上記本発明の第1乃至第3の半導体記憶装置の製造方法において、前記アニールは、非酸化性雰囲気で行われることが望ましい。
【0024】
上記第1乃至第3の半導体記憶装置の製造方法によれば、トレンチ内部に埋め込まれたアモルファスシリコン膜が高温アニールされる。これにより、アモルファスシリコン膜におけるアモルファスシリコン中の不純物が十分拡散し、不純物濃度が均一になる。その結果、アモルファスシリコン膜がポリシリコン膜に変化される。これにより、埋め込みストラップにおける抵抗値のばらつきを抑制し、かつ引っ張り応力による埋め込みストラップへの影響を防止できる。
【0025】
さらに、通常、酸化性雰囲気でアニールした場合、アモルファスシリコンが酸化される際に応力が発生して余分なストレスを貯えてしまうという問題が生じる。しかし、本発明によれば、アモルファスシリコン膜の高温アニールは非酸化性雰囲気で行われるため、上記問題を回避することができる。
【0026】
上記第3の半導体記憶装置の製造方法によれば、高温アニールが行われる際、絶縁膜でアモルファスシリコン膜の表面が覆われている。このため、アモルファスシリコン膜内の不純物が外方拡散し、不純物濃度が低下することを防ぐことができる。加えて、ポリシリコン膜と絶縁膜との界面において不純物が析出する方向に動くため、この界面付近での不純物濃度が高くなる。これにより、埋め込みストラップの抵抗値自体を低減できる。
【0027】
【発明の実施の形態】
本発明は、トレンチキャパシタを持つ半導体記憶装置において、トレンチキャパシタのストレージノードとセルトランジスタの拡散層とを電気的に接続する埋め込みストラップを形成するプロセスに関する発明である。本発明の実施の形態を以下に図面を参照して説明する。
【0028】
[第1の実施形態]
第1の実施形態は、カラー酸化膜が形成された後、トレンチ内部に埋め込まれたアモルファスシリコン膜が高温アニールされ、ポリシリコンに変化されることを特徴とする。
【0029】
図1乃至図7は、本発明の第1の実施形態に係わる半導体記憶装置の製造工程の断面図を示す。以下、第1の実施形態に係わる半導体記憶装置の製造方法について説明する。
【0030】
まず、図1に示すように、半導体基板(シリコン基板)11上に例えば60Åの膜厚を有するPadSiO2膜12が堆積され、このPadSiO2膜12上に例えば2200Åの膜厚を有するPadSiN膜13が堆積される。次に、フォトリソグラフィ法及びドライエッチング法により、PadSiN膜13、PadSiO2膜12及び半導体基板11が選択的に除去され、半導体基板11内にトレンチ14が形成される。次に、半導体基板11の表面から1.5μm以上の深い領域のトレンチ14の外側面に、n型の不純物を拡散させることにより、埋め込みプレート電極15が形成される。
【0031】
次に、図2に示すように、トレンチ14の内壁に例えば80Åの膜厚を有するキャパシタ誘電膜16が堆積される。このキャパシタ誘電膜16上にストレージノード電極となるAs−dopedアモルファスシリコン膜(以下、ストレージノードと称す)17が堆積され、このストレージノード17によりトレンチ14内が埋め込まれる。次に、ストレージノード17が所望の深さまでエッチバックされる。そして、H3PO4等の溶液を用いて、トレンチ14側壁のキャパシタ誘電膜16がエッチングされ除去される。この際のエッチバックの深さは、例えば半導体基板11の表面から約1.3μmの深さであり、半導体基板11の表面から1.0〜1.5μm程度の深さであればよい。その後、半導体基板11上に例えば60Åの膜厚を有する熱酸化膜(図示せず)が形成される。
【0032】
次に、図3に示すように、トレンチ14の内壁に例えば400Åの膜厚を有するカラー酸化膜18が堆積される。このカラー酸化膜18は、埋め込みプレート電極15とセルトランジスタの拡散層(図示せず)とを電気的に絶縁する機能を有する。その後、後述するアモルファスシリコン膜とストレージノード17とのコンタクトをとるために、ドライエッチング法を用いて、ストレージノード17の表面上のカラー酸化膜18が除去される。
【0033】
次に、図4に示すように、全面にAs−dopedアモルファスシリコン膜19が堆積され、このアモルファスシリコン膜19によりトレンチ14内が埋め込まれる。その後、例えば1000℃、10分、非酸化性雰囲気で高温アニールが行われる。これにより、アモルファスシリコン膜19がポリシリコン膜19aに変化される。
【0034】
次に、図5に示すように、セルトランジスタ拡散層(図示せず)とのコンタクトをとるために必要な深さ(例えば、半導体基板11の表面から100nmの深さ)まで、ポリシリコン膜19aがエッチバックされる。
【0035】
次に、図6に示すように、例えばウエットエッチング法によりカラー酸化膜18が除去され、トレンチ14内の半導体基板11の表面の一部が露出される。ここで、カラー酸化膜18の表面は、ポリシリコン膜19aの表面よりも下に位置される。これにより、埋め込みストラップの開口部20が形成される。
【0036】
次に、図7に示すように、セルトランジスタの拡散層(図示せず)とストレージノード17とのコンタクトを取るためのアモルファスシリコン膜21が堆積され、このアモルファスシリコン膜21により埋め込みストラップの開口部20が埋め込まれる。これにより、埋め込みストラップ20aが形成される。
【0037】
その後は、従来の技術と同様の方法で、半導体基板11、カラー酸化膜18、ポリシリコン膜19a及びアモルファスシリコン膜21が除去され、STI(Shallow Trench Isolation)構造の素子分離領域(図示せず)が形成される。その後、PadSiO2膜12の表面が露出するまでPadSiN膜13等が平坦化され、アクティブエリアが形成される。
【0038】
上記第1の実施形態によれば、カラー酸化膜18が形成された後、トレンチ14内部に埋め込まれたアモルファスシリコン膜19が高温アニールされる。これにより、アモルファスシリコン膜19におけるアモルファスシリコン中の不純物が十分拡散し、不純物濃度が均一になる。その結果、アモルファスシリコン膜19がポリシリコン膜19aに変化される。
【0039】
これにより、後のSTI加工の工程において、ポリシリコン膜19aのエッチングされる体積が多少ばらついた場合でも、ポリシリコン膜19aの不純物は既に十分拡散しているため、不純物濃度のばらつきを抑えることができる。従って、埋め込みストラップ20aにおける抵抗値のばらつきを抑制できる。加えて、埋め込みストラップ20aにおける抵抗の増加も抑制できるため、書き込み不足によるYield低下などの発生を防止できる。
【0040】
また、アモルファスシリコン膜19に高温アニールが行われる工程において、アモルファスシリコン膜19がポリシリコン膜19aに変化する際に体積収縮が起きる。従って、埋め込みストラップ20aの形成前に体積収縮が起き、後の工程で半導体基板11に対する引っ張り応力が発生しないため、引っ張り応力による埋め込みストラップ20aへの影響を防止できる。その結果、埋め込みストラップ20aに歪みや欠陥が生じることを防止できるため、ジャンクションリークの増加やリテンション不良の増加も防止できる。
【0041】
また、通常、酸化性雰囲気でアニールした場合、アモルファスシリコンが酸化される際に応力が発生して余分なストレスを貯えてしまうという問題が生じる。しかし、第1の実施形態によれば、アモルファスシリコン膜19の高温アニールは非酸化性雰囲気で行われるため、上記問題を回避することができる。
【0042】
[第2の実施形態]
第2の実施形態は、アモルファスシリコン膜がエッチバックされた後、トレンチ内部に埋め込まれたアモルファスシリコン膜が高温アニールされ、ポリシリコンに変化されることを特徴とする。
【0043】
図8乃至図9は、本発明の第2の実施形態に係わる半導体記憶装置の製造工程の断面図を示す。以下、第2の実施形態に係わる半導体記憶装置の製造方法について説明する。なお、第2の実施形態において、上記第1の実施形態と同様の工程については説明を簡略し、異なる工程のみ説明する。
【0044】
まず、図1乃至図3に示すように、第1の実施形態と同様に、トレンチ14の内壁に例えば400Åの膜厚を有するカラー酸化膜18が堆積される。その後、ドライエッチング法を用いて、ストレージノード17の表面上のカラー酸化膜18が除去される。
【0045】
次に、図8に示すように、全面にAs−dopedアモルファスシリコン膜19が堆積され、このアモルファスシリコン膜19によりトレンチ14内が埋め込まれる。
【0046】
次に、図9に示すように、セルトランジスタ拡散層(図示せず)とのコンタクトをとるために必要な深さ(例えば、半導体基板11の表面から1.2μmの深さ)まで、アモルファスシリコン膜19がエッチバックされる。その後、例えば1000℃、10分、非酸化性雰囲気で高温アニールが行われる。これにより、アモルファスシリコン膜19がポリシリコン膜19aに変化される。
【0047】
次に、図6に示すように、第1の実施形態と同様に、カラー酸化膜18が除去され、トレンチ14内の半導体基板11の表面の一部が露出される。その後は、第1の実施形態と同様の方法で、半導体記憶装置が形成成される。
【0048】
上記第2の実施形態によれば、アモルファスシリコン膜19がエッチバックされた後、トレンチ14内部に埋め込まれたアモルファスシリコン膜19が高温アニールされる。これにより、アモルファスシリコン膜19におけるアモルファスシリコン中の不純物が十分拡散し、不純物濃度が均一になる。その結果、アモルファスシリコン膜19がポリシリコン膜19aに変化される。これにより、第1の実施形態と同様の効果を得ることができる。
【0049】
[第3の実施形態]
第3の実施形態は、エッチバックされたアモルファスシリコン膜上に酸化膜が堆積された後、トレンチ内部に埋め込まれたアモルファスシリコン膜が高温アニールされ、ポリシリコンに変化されることを特徴とする。
【0050】
図10乃至図12は、本発明の第3の実施形態に係わる半導体記憶装置の製造工程の断面図を示す。以下、第3の実施形態に係わる半導体記憶装置の製造方法について説明する。なお、第3の実施形態において、上記第1、第2の実施形態と同様の工程については説明を簡略し、異なる工程のみ説明する。
【0051】
まず、図1乃至図3に示すように、第1の実施形態と同様に、トレンチ14の内壁に例えば400Åの膜厚を有するカラー酸化膜18が堆積される。その後、ドライエッチング法を用いて、ストレージノード17の表面上のカラー酸化膜18が除去される。
【0052】
次に、図10に示すように、全面にAs−dopedアモルファスシリコン膜19が堆積され、このアモルファスシリコン膜19によりトレンチ14内が埋め込まれる。
【0053】
次に、図11に示すように、セルトランジスタ拡散層(図示せず)とのコンタクトをとるために必要な深さ(例えば、半導体基板11の表面から1.2μmの深さ)まで、アモルファスシリコン膜19がエッチバックされる。
【0054】
次に、図12に示すように、例えば300Åの膜厚を有する絶縁膜(例えばTEOSなどの酸化膜)31が堆積され、エッチバックされたアモルファスシリコン膜19の表面が覆われる。その後、例えば1000℃、10分、非酸化性雰囲気で高温アニールが行われる。これにより、アモルファスシリコン膜19がポリシリコン膜19aに変化される。
【0055】
次に、図6に示すように、第1の実施形態と同様に、カラー酸化膜18が除去され、トレンチ14内の半導体基板11の表面の一部が露出される。この際、絶縁膜31も、カラー酸化膜18と同時に除去されるため、新たな除去工程を追加する必要はない。その後は、第1の実施形態と同様の方法で、半導体記憶装置が形成される。
【0056】
上記第3の実施形態によれば、エッチバックされたアモルファスシリコン膜19上に酸化膜31が堆積された後、トレンチ14内部に埋め込まれたアモルファスシリコン膜19が高温アニールされる。これにより、アモルファスシリコン膜19におけるアモルファスシリコン中の不純物が十分拡散し、不純物濃度が均一になる。その結果、アモルファスシリコン膜19がポリシリコン膜19aに変化される。これにより、第1の実施形態と同様の効果を得ることができる。
【0057】
さらに、高温アニールが行われる際、絶縁膜31でアモルファスシリコン膜19の表面が覆われている。このため、アモルファスシリコン膜19内の不純物が外方拡散し、不純物濃度が低下することを防ぐことができる。加えて、ポリシリコン膜19aと絶縁膜31との界面において不純物が析出する方向に動くため、この界面付近での不純物濃度が高くなる。これにより、埋め込みストラップ20aの抵抗値自体を低減できる。
【0058】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、第1の実施形態に第3の実施形態における絶縁膜31を用いてもよい。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0059】
【発明の効果】
以上説明したように本発明によれば、埋め込みストラップにおける抵抗値のばらつきを抑制し、かつ引っ張り応力による埋め込みストラップへの影響を防止できる半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図2】図1に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図3】図2に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図4】図3に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図5】図4に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図6】図5に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図7】図6に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図8】図3に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図9】図8に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図10】図3に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図11】図10に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図12】図11に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図13】従来技術による半導体記憶装置の製造工程を示す断面図。
【図14】図13に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図15】図14に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図16】図15に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図17】図16に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図18】図17に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図19】図18に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図20】図19に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図21】図20に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図22】アモルファスシリコン膜の積層構造を示す図。
【図23】従来技術による半導体記憶装置におけるSTI溝形状の乱れを示す図。
【符号の説明】
11…半導体基板(シリコン基板)、
12…Pad酸化膜、
13…Pad窒化膜、
14…トレンチ、
15…埋め込みプレート電極、
16…キャパシタ誘電膜、
17…ストレージノードアモルファスシリコン膜、
18…カラー酸化膜、
19…アモルファスシリコン膜、
19a…ポリシリコン膜、
20…埋め込みストラップの開口部、
20a…埋め込みストラップ、
21…アモルファスシリコン膜、
31…絶縁膜(TEOSなどの酸化膜)。
Claims (5)
- 半導体基板内にトレンチを選択的に形成する工程と、
前記トレンチ下部の外側面にプレート電極を形成する工程と、
前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、
前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、
前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、
前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、
高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記アモルファスシリコン膜をポリシリコン膜に変化させる工程と、
前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 半導体基板内にトレンチを選択的に形成する工程と、
前記トレンチ下部の外側面にプレート電極を形成する工程と、
前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、
前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、
前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、
前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、
前記アモルファスシリコン膜をエッチバックする工程と、
高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記エッチバックされたアモルファスシリコン膜をポリシリコン膜に変化させる工程と、
前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 半導体基板内にトレンチを選択的に形成する工程と、
前記トレンチ下部の外側面にプレート電極を形成する工程と、
前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、
前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、
前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、
前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、
前記アモルファスシリコン膜をエッチバックする工程と、
前記エッチバックされたアモルファスシリコン膜の表面を絶縁膜で覆う工程と、
高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記エッチバックされたアモルファスシリコン膜をポリシリコン膜に変化させる工程と、
前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記アニールは、非酸化性雰囲気で行うことを特徴とする請求項1乃至3記載の半導体記憶装置の製造方法。
- 前記アモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程において、
前記アモルファスシリコン膜は、ノンドープドアモルファスシリコン膜と不純物吸着層とを交互に積層させた積層構造となっていることを特徴とする請求項1乃至3記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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JP2002110941A JP2002110941A (ja) | 2002-04-12 |
JP3643527B2 true JP3643527B2 (ja) | 2005-04-27 |
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JP (1) | JP3643527B2 (ja) |
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US9177793B2 (en) | 2012-07-30 | 2015-11-03 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device |
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