JPH03255663A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH03255663A JPH03255663A JP9054098A JP5409890A JPH03255663A JP H03255663 A JPH03255663 A JP H03255663A JP 9054098 A JP9054098 A JP 9054098A JP 5409890 A JP5409890 A JP 5409890A JP H03255663 A JPH03255663 A JP H03255663A
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- polycrystalline silicon
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法に関し、特にスタッ
クキャパシタの製造方法に関する。
クキャパシタの製造方法に関する。
従来のダイナミックランダムアクセスメモリく以下ＤＲ
ＡＭと記す）のスタックキャパシタの形成方法を図面を
用いて説明する。
ＡＭと記す）のスタックキャパシタの形成方法を図面を
用いて説明する。
まず第２図（ａ）に示すように、半導体基板１１上に拡
散層１５．ゲート酸化Ｍ！Ａ１３及びゲート電８１４か
らなるＭＯＳ型トランジスタを形成する。次に全面に絶
縁膜１６を被着した後、リソグラフィー工程により拡散
層１５上の絶縁膜１６の一部を除去する。次に全面に電
極となる多結晶シリコン１７を被着し、リソグラフィー
工程によりパターニングする。
散層１５．ゲート酸化Ｍ！Ａ１３及びゲート電８１４か
らなるＭＯＳ型トランジスタを形成する。次に全面に絶
縁膜１６を被着した後、リソグラフィー工程により拡散
層１５上の絶縁膜１６の一部を除去する。次に全面に電
極となる多結晶シリコン１７を被着し、リソグラフィー
工程によりパターニングする。
次に第２図（ｂ）に示すように、多結晶シリコン１７の
表面に誘電体膜としての絶縁膜１８を形成し、次で対向
電極となる多結晶シリコン１９を被着し、リソグラフィ
ー工程により多結晶シリコン１９をパターニングする。
表面に誘電体膜としての絶縁膜１８を形成し、次で対向
電極となる多結晶シリコン１９を被着し、リソグラフィ
ー工程により多結晶シリコン１９をパターニングする。
以上の工程によりＤＲＡＭのスタックキャパシタが形成
される。
される。
しかしながら、上述した従来のスタックキャパシタでは
、メモリセルの縮小化に伴い、キャパシタ電極の表面積
が減少するため、容量が減少し、回路動作に必要な電荷
の確保が困難になるという欠点がある。
、メモリセルの縮小化に伴い、キャパシタ電極の表面積
が減少するため、容量が減少し、回路動作に必要な電荷
の確保が困難になるという欠点がある。
本発明の目的は、占有面積を増大させることなく容量の
増大したスタックキャパシタを有する半導体記憶装置の
製造方法を提供することにある。
増大したスタックキャパシタを有する半導体記憶装置の
製造方法を提供することにある。
上述した従来のスタックキャパシタ形成方法に対し、本
発明の形成方法は、電極となる多結晶シリコンを被着後
、耐酸化性膜を用いて多結晶シリコンに凹凸をつけ表面
積を大きくした後絶縁膜を形成するという相違点を有す
る。
発明の形成方法は、電極となる多結晶シリコンを被着後
、耐酸化性膜を用いて多結晶シリコンに凹凸をつけ表面
積を大きくした後絶縁膜を形成するという相違点を有す
る。
〔課題を解決するための手段〕
本発明の半導体記憶装置の製造方法は、半導体基板上に
不純物の拡散層とゲート酸化膜とゲート電極とからなる
ＭＯＳ型トランジスタを形成する工程と、前記拡散層を
含む全面に絶縁膜を形成したのち拡散層上のこの絶縁膜
を除去する工程と、露出した前記拡散層上を含む全面に
多結晶シリコンと第１の酸化膜と耐酸化性膜とを順次形
成する工程と、スタックキャパシタの蓄積電極形成領域
上の前記耐酸化性膜と第１の酸化膜に開口部を形成した
のち、開口部内の前記多結晶シリコンを酸化し第２の酸
化膜を形成する工程と、前記耐酸化性膜と第１の酸化膜
と第２の酸化膜とを除去したのち前記多結晶シリコンを
パターニングして表面に凹凸を有する蓄積電極を形成す
る工程と、前記蓄積電極上に絶縁膜を形成する工程とを
含んで槽底される。
不純物の拡散層とゲート酸化膜とゲート電極とからなる
ＭＯＳ型トランジスタを形成する工程と、前記拡散層を
含む全面に絶縁膜を形成したのち拡散層上のこの絶縁膜
を除去する工程と、露出した前記拡散層上を含む全面に
多結晶シリコンと第１の酸化膜と耐酸化性膜とを順次形
成する工程と、スタックキャパシタの蓄積電極形成領域
上の前記耐酸化性膜と第１の酸化膜に開口部を形成した
のち、開口部内の前記多結晶シリコンを酸化し第２の酸
化膜を形成する工程と、前記耐酸化性膜と第１の酸化膜
と第２の酸化膜とを除去したのち前記多結晶シリコンを
パターニングして表面に凹凸を有する蓄積電極を形成す
る工程と、前記蓄積電極上に絶縁膜を形成する工程とを
含んで槽底される。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、従来と同様の操作によ
り半導体基板１１上に拡散層１５．ゲート酸化膜１３及
びゲート電［１４からなるＭＯＳ型トランジスタを形成
する。次に絶縁膜１６をＣＶＤ法により５０００Ａの厚
さに被着した後、リソグラフィー工程により拡散層１５
上の絶縁膜１６の一部を除去する。次に全面に多結晶シ
リコン１７を２０００Ａの厚さに被着する。
り半導体基板１１上に拡散層１５．ゲート酸化膜１３及
びゲート電［１４からなるＭＯＳ型トランジスタを形成
する。次に絶縁膜１６をＣＶＤ法により５０００Ａの厚
さに被着した後、リソグラフィー工程により拡散層１５
上の絶縁膜１６の一部を除去する。次に全面に多結晶シ
リコン１７を２０００Ａの厚さに被着する。
次に第１図（ｂ）に示すように、多結晶シリコン１７に
導電性を与えるため不純物、たとえばリンを添加した後
、多結晶シリコン１７を酸素雰囲気中で熱処理を、たと
えば９００℃、１０分行い表面に第１の酸化膜２８を形
成する。次に耐酸化性膜として、シリコン窒化膜２つを
第１の酸化膜２８上に被着したのち、スタックキャパシ
タの蓄積電極領域上のシリコン窒化Ｍ２９と第１の酸化
膜２８の一部に開口部３０を形成する。
導電性を与えるため不純物、たとえばリンを添加した後
、多結晶シリコン１７を酸素雰囲気中で熱処理を、たと
えば９００℃、１０分行い表面に第１の酸化膜２８を形
成する。次に耐酸化性膜として、シリコン窒化膜２つを
第１の酸化膜２８上に被着したのち、スタックキャパシ
タの蓄積電極領域上のシリコン窒化Ｍ２９と第１の酸化
膜２８の一部に開口部３０を形成する。
次に第１図（ｃ）に示すように、酸素雰囲気中で熱処理
を、たとえば９５０’Ｃ，３０分行い、開口部３０内に
露出された多結晶シリコン１７の表面を酸化し第２の酸
化膜２８Ａを形成する。次にシリコン窒化膜２つをリン
酸を用いて除去する。
を、たとえば９５０’Ｃ，３０分行い、開口部３０内に
露出された多結晶シリコン１７の表面を酸化し第２の酸
化膜２８Ａを形成する。次にシリコン窒化膜２つをリン
酸を用いて除去する。
次に第１図（ｄ）に示すように、多結晶シリコン１７上
の第１及び第２の酸化ＷＡ２８．２８Ａをフッ酸を用い
て除去した後、多結晶シリコン１７をリソグラフィー工
程によりパターニングを行うことにより、表面に凹凸を
有するスタックキャパシタの一電極を形成する。
の第１及び第２の酸化ＷＡ２８．２８Ａをフッ酸を用い
て除去した後、多結晶シリコン１７をリソグラフィー工
程によりパターニングを行うことにより、表面に凹凸を
有するスタックキャパシタの一電極を形成する。
次に多結晶シリコン１７からなる電極を酸素雰囲気で再
び熱処理、たとえば９００℃、５分行い、多結晶シリコ
ン１７表面にスタックキャパシタの容量絶縁膜となる酸
化膜２０を形成する。次にスタックキャパシタの対向電
極となる多結晶シリコン１９を被着し、パターニングす
ることにより、スタックキャパシタが完成する。
び熱処理、たとえば９００℃、５分行い、多結晶シリコ
ン１７表面にスタックキャパシタの容量絶縁膜となる酸
化膜２０を形成する。次にスタックキャパシタの対向電
極となる多結晶シリコン１９を被着し、パターニングす
ることにより、スタックキャパシタが完成する。
〔発明の効果〕
以上説明したように本発明によれば、スタックキャパシ
タの電極となる多結晶シリコン表面を、耐酸化性膜をマ
スクとして酸化し、多結晶シリコン表面に凹凸をつけて
表面積を大きくすることにより、半導体記憶装置のキャ
パシタの容量を大きくできるという効果がある。
タの電極となる多結晶シリコン表面を、耐酸化性膜をマ
スクとして酸化し、多結晶シリコン表面に凹凸をつけて
表面積を大きくすることにより、半導体記憶装置のキャ
パシタの容量を大きくできるという効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は従来の半導体記憶装置の製造方法を説明す
るための半導体チップの断面図である。 １１・・・半導体基板、１２・・・フィールド酸化膜、
１３・・・ゲート酸化膜、１４・・・ゲート電極、１５
・・・拡散層、１６・・・絶縁膜、１７・・・多結晶シ
リコン、１８・・・絶縁膜、１９・・・多結晶シリコン
、２０・・・酸化膜、２８・・・第１の酸化膜、２８Ａ
・・・第２の酸化膜、２つ・・・シリコン窒化膜、３０
・・・開口部。
めの工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は従来の半導体記憶装置の製造方法を説明す
るための半導体チップの断面図である。 １１・・・半導体基板、１２・・・フィールド酸化膜、
１３・・・ゲート酸化膜、１４・・・ゲート電極、１５
・・・拡散層、１６・・・絶縁膜、１７・・・多結晶シ
リコン、１８・・・絶縁膜、１９・・・多結晶シリコン
、２０・・・酸化膜、２８・・・第１の酸化膜、２８Ａ
・・・第２の酸化膜、２つ・・・シリコン窒化膜、３０
・・・開口部。
Claims (1)
- 半導体基板上に不純物の拡散層とゲート酸化膜とゲート
電極とからなるＭＯＳ型トランジスタを形成する工程と
、前記拡散層を含む全面に絶縁膜を形成したのち拡散層
上のこの絶縁膜を除去する工程と、露出した前記拡散層
上を含む全面に多結晶シリコンと第１の酸化膜と耐酸化
性膜とを順次形成する工程と、スタックキャパシタの蓄
積電極形成領域上の前記耐酸化性膜と第１の酸化膜に開
口部を形成したのち、開口部内の前記多結晶シリコンを
酸化し第２の酸化膜を形成する工程と、前記耐酸化性膜
と第１の酸化膜と第２の酸化膜とを除去したのち前記多
結晶シリコンをパターニングして表面に凹凸を有する蓄
積電極を形成する工程と、前記蓄積電極上に絶縁膜を形
成する工程とを含むことを特徴とする半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054098A JPH03255663A (ja) | 1990-03-05 | 1990-03-05 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054098A JPH03255663A (ja) | 1990-03-05 | 1990-03-05 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03255663A true JPH03255663A (ja) | 1991-11-14 |
Family
ID=12961147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9054098A Pending JPH03255663A (ja) | 1990-03-05 | 1990-03-05 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03255663A (ja) |
-
1990
- 1990-03-05 JP JP9054098A patent/JPH03255663A/ja active Pending
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