JPS6312388B2 - - Google Patents
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- JPS6312388B2 JPS6312388B2 JP56180099A JP18009981A JPS6312388B2 JP S6312388 B2 JPS6312388 B2 JP S6312388B2 JP 56180099 A JP56180099 A JP 56180099A JP 18009981 A JP18009981 A JP 18009981A JP S6312388 B2 JPS6312388 B2 JP S6312388B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法に関し、特
に二重シリコンゲート構造電界効果型の不揮発性
半導体装置における記憶保持特性等の信頼性の向
上を図るため、ゲートとソース、ドレインとのセ
ルフアライメント工程の改良を行つた半導体装置
の製造方法に関するものである。
に二重シリコンゲート構造電界効果型の不揮発性
半導体装置における記憶保持特性等の信頼性の向
上を図るため、ゲートとソース、ドレインとのセ
ルフアライメント工程の改良を行つた半導体装置
の製造方法に関するものである。
従来、不揮発性半導体装置の製造においては、
ポリシリコンの二層ゲートとソース、ドレインと
のセルフアライメント方法が一般的に用いられて
いる。即ち、第１図はそれぞれ従来方法による二
重シリコンゲート構造電界効果型の不揮発性半導
体装置の製造各工程での状態を示す。従来の方法
では、まずシリコン基板１上にゲート酸化膜２、
第１のゲートとしてのポリシリコン膜３、層間酸
化膜４及び第２のゲートとしてのポリシリコン膜
５を順次形成した後、第２のポリシリコン膜２上
にレジストマスク６を形成し、素子を第１図ａに
示すような構造にする。次に第２のポリシリコン
膜５を通常CF4ガスを用いたドライエツチングに
より、その下側の層間酸化膜４をフツ酸系エツチ
ング液を用いた湿式エツチングにより順次パター
ニングし、次にその下側の第１ポリシリコン膜３
をCF4ガスを用いたドライエツチングにより、さ
らにその下側のゲート酸化膜２を再度フツ酸系エ
ツチング液を用いた湿式エツチングにより順次パ
ターニングし、二重ゲート部１３を第１図ｂに示
すような構造に形成する。そしてレジストマスク
６を除去し、イオン注入あるいはリン拡散法によ
つて基板１にソース部７及びドレイン部８を形成
する。その後ソース部７及びドレイン部８上に酸
化膜９を被覆形成し、この素子をさらにリンガラ
ス膜１０で覆う。このようにして第１図ｃに示す
構造の半導体装置が形成される。
ポリシリコンの二層ゲートとソース、ドレインと
のセルフアライメント方法が一般的に用いられて
いる。即ち、第１図はそれぞれ従来方法による二
重シリコンゲート構造電界効果型の不揮発性半導
体装置の製造各工程での状態を示す。従来の方法
では、まずシリコン基板１上にゲート酸化膜２、
第１のゲートとしてのポリシリコン膜３、層間酸
化膜４及び第２のゲートとしてのポリシリコン膜
５を順次形成した後、第２のポリシリコン膜２上
にレジストマスク６を形成し、素子を第１図ａに
示すような構造にする。次に第２のポリシリコン
膜５を通常CF4ガスを用いたドライエツチングに
より、その下側の層間酸化膜４をフツ酸系エツチ
ング液を用いた湿式エツチングにより順次パター
ニングし、次にその下側の第１ポリシリコン膜３
をCF4ガスを用いたドライエツチングにより、さ
らにその下側のゲート酸化膜２を再度フツ酸系エ
ツチング液を用いた湿式エツチングにより順次パ
ターニングし、二重ゲート部１３を第１図ｂに示
すような構造に形成する。そしてレジストマスク
６を除去し、イオン注入あるいはリン拡散法によ
つて基板１にソース部７及びドレイン部８を形成
する。その後ソース部７及びドレイン部８上に酸
化膜９を被覆形成し、この素子をさらにリンガラ
ス膜１０で覆う。このようにして第１図ｃに示す
構造の半導体装置が形成される。
しかるにこのような従来方法では、例えばダイ
ナミツクRAM、スタテイツクRAM等の製造に
用いられる通常の一層ポリシリコン膜ゲートとソ
ース・ドレインとのセルフアライメント方法とは
違つた信頼性上の問題を有する。即ち、不揮発性
半導体装置においては、２層のポリシリコン膜
３，５をゲートとして必要とし、第１層目のポリ
シリコン膜３に電荷を記憶保持させることが特徴
であることから、第１層と第２層のポリシリコン
膜３，５間の層間絶縁膜４が質的に極めて重要で
あるが、従来方法では、各膜２，３，４，５を順
次違つたエツチング方法でパターニングするた
め、でき上がつた二重ゲート部１３の構造は第１
図ｄに示すようにその層間酸化膜４のパターン端
がポリシリコン膜３，５のパターン端より内方に
後退している。その結果、両ポリシリコン膜３，
５間は後工程の酸化膜９で少しおおわれるが、該
両膜３，５間にはリンガラス膜１０が侵入し、こ
のことは二重ゲート３，５間の絶縁特性を劣悪化
させ、第１のポリシリコン膜３の電荷保持特性を
劣悪なものとし、素子の品質を低下させる。
ナミツクRAM、スタテイツクRAM等の製造に
用いられる通常の一層ポリシリコン膜ゲートとソ
ース・ドレインとのセルフアライメント方法とは
違つた信頼性上の問題を有する。即ち、不揮発性
半導体装置においては、２層のポリシリコン膜
３，５をゲートとして必要とし、第１層目のポリ
シリコン膜３に電荷を記憶保持させることが特徴
であることから、第１層と第２層のポリシリコン
膜３，５間の層間絶縁膜４が質的に極めて重要で
あるが、従来方法では、各膜２，３，４，５を順
次違つたエツチング方法でパターニングするた
め、でき上がつた二重ゲート部１３の構造は第１
図ｄに示すようにその層間酸化膜４のパターン端
がポリシリコン膜３，５のパターン端より内方に
後退している。その結果、両ポリシリコン膜３，
５間は後工程の酸化膜９で少しおおわれるが、該
両膜３，５間にはリンガラス膜１０が侵入し、こ
のことは二重ゲート３，５間の絶縁特性を劣悪化
させ、第１のポリシリコン膜３の電荷保持特性を
劣悪なものとし、素子の品質を低下させる。
この発明は以上のような従来の問題点に鑑みて
なされたもので、二重シリコンゲート構造電界効
果型の不揮発性半導体装置の製造方法において、
二重ゲート構造のパターニング後でかつソース、
ドレイン形成前に、第１、第２のポリシリコン膜
及び層間酸化膜からなる二重ゲート部のパターン
形状を改良するための酸化膜を形成することによ
り、記憶保持特性等の信頼性の向上を図れるよう
にした半導体装置の製造方法を提供することを目
的としている。
なされたもので、二重シリコンゲート構造電界効
果型の不揮発性半導体装置の製造方法において、
二重ゲート構造のパターニング後でかつソース、
ドレイン形成前に、第１、第２のポリシリコン膜
及び層間酸化膜からなる二重ゲート部のパターン
形状を改良するための酸化膜を形成することによ
り、記憶保持特性等の信頼性の向上を図れるよう
にした半導体装置の製造方法を提供することを目
的としている。
以下本発明の一実施例を図について説明する。
第２図は本発明の一実施例方法による二重シリ
コンゲート構造電界効果型の不揮発性半導体装置
の製造各工程での状態を示す。この製造方法で
は、まずシリコン基板１上に各膜２，３，４，５
を形成する。即ちシリコン基板１上に熱酸化法に
より膜厚600Åのゲート酸化膜２を形成し、この
ゲート酸化膜２上に630℃におけるシラン
（SiH4）とフオスヒン（PH3）との熱分解を利用
した減圧CVD法により膜厚3500Åの第１のポリ
シリコン膜３を形成する。そしてこの第１のポリ
シリコン膜３上に熱酸化法により膜厚800Åの層
間酸化膜４を形成し、この層間酸化膜４上に上述
の減圧CVD法により膜厚4000Åの第２のポリシ
リコン膜５を形成する。
コンゲート構造電界効果型の不揮発性半導体装置
の製造各工程での状態を示す。この製造方法で
は、まずシリコン基板１上に各膜２，３，４，５
を形成する。即ちシリコン基板１上に熱酸化法に
より膜厚600Åのゲート酸化膜２を形成し、この
ゲート酸化膜２上に630℃におけるシラン
（SiH4）とフオスヒン（PH3）との熱分解を利用
した減圧CVD法により膜厚3500Åの第１のポリ
シリコン膜３を形成する。そしてこの第１のポリ
シリコン膜３上に熱酸化法により膜厚800Åの層
間酸化膜４を形成し、この層間酸化膜４上に上述
の減圧CVD法により膜厚4000Åの第２のポリシ
リコン膜５を形成する。
次にこのようにして形成した各膜３，４，５を
第２図ａに示すような所定のパターン形状に順次
パターニングする。即ち、まず第２のポリシリコ
ン膜５上にレジストマスク６を形成し、この第２
のポリシリコン膜５をCF4ガスプラズマを用いた
ドライエツチングによつてパターニングし、次に
その下側の層間酸化膜４を比率６：１のフツ酸系
水溶液を用いた湿式エツチングによつてパターニ
ングし、さらに層間酸化膜４の下側の第１のポリ
シリコン膜３を上記ドライエツチングによつてパ
ターニングした後、上記レジストマスク６を酸素
プラズマによつて除去する。
第２図ａに示すような所定のパターン形状に順次
パターニングする。即ち、まず第２のポリシリコ
ン膜５上にレジストマスク６を形成し、この第２
のポリシリコン膜５をCF4ガスプラズマを用いた
ドライエツチングによつてパターニングし、次に
その下側の層間酸化膜４を比率６：１のフツ酸系
水溶液を用いた湿式エツチングによつてパターニ
ングし、さらに層間酸化膜４の下側の第１のポリ
シリコン膜３を上記ドライエツチングによつてパ
ターニングした後、上記レジストマスク６を酸素
プラズマによつて除去する。
そしてレジストマスク６を除去した素子を1100
℃、HCl2％の乾燥酸素雰囲気中に20分間置いて
酸化を行なう。これによつて第２のポリシリコン
膜５上及び露出した第１のポリシリコン膜３の端
部上には膜厚約1000Åの第１の酸化膜１１が形成
され、第１と第２のポリシリコン膜３，５間の凹
部１２はこの酸化膜１１によつてほぼ充填されて
二重ゲート部１３のパターン形状は改良される
が、基板１上のゲート酸化膜３は約700Åにしか
増加しない。
℃、HCl2％の乾燥酸素雰囲気中に20分間置いて
酸化を行なう。これによつて第２のポリシリコン
膜５上及び露出した第１のポリシリコン膜３の端
部上には膜厚約1000Åの第１の酸化膜１１が形成
され、第１と第２のポリシリコン膜３，５間の凹
部１２はこの酸化膜１１によつてほぼ充填されて
二重ゲート部１３のパターン形状は改良される
が、基板１上のゲート酸化膜３は約700Åにしか
増加しない。
その後、基板１に160KeV、イオン数４×1015
cm-2のヒ素イオン注入を行ない（第２図ｂ参照）、
それを1050℃の窒素雰囲気内に２時間置き、窒素
中処理を行なつて基板１にソース部７とドレイン
部８とを形成する。そして最後に従来方法と同様
の方法により、基板１上にソース部７、ドレイン
部８及び第１の酸化膜１１を被覆して第２の酸化
膜９及びリンガラス膜１０を形成する。このよう
にすれば第２図ｃに示す構造の半導体装置を製造
することができる。
cm-2のヒ素イオン注入を行ない（第２図ｂ参照）、
それを1050℃の窒素雰囲気内に２時間置き、窒素
中処理を行なつて基板１にソース部７とドレイン
部８とを形成する。そして最後に従来方法と同様
の方法により、基板１上にソース部７、ドレイン
部８及び第１の酸化膜１１を被覆して第２の酸化
膜９及びリンガラス膜１０を形成する。このよう
にすれば第２図ｃに示す構造の半導体装置を製造
することができる。
以上のような本実施例の製造方法では、第２の
ポリシリコン膜５、層間酸化膜４及び第１のポリ
シリコン膜３のパターニングを行なつた後、酸化
膜１１を形成して二重ゲート部１３のパターン形
状の改良を行なうようにしたので、リンガラス膜
１０は第２図ｄに示す形状となり、第１、第２の
ポリシリコン膜３，５間にはほとんど侵入しな
い。このことは走査型電子顕微鏡（SEM）によ
る断面形状観察によつて確かめられている。従つ
て第１、第２のポリシリコン膜３，５間の層間絶
縁膜４の耐圧は従来品の65Vから85Vに上昇し、
その結果、電荷保持特性等の信頼性は大きく改善
され、32Kビツト不揮発性メモリへの適用では良
好な結果を示した。
ポリシリコン膜５、層間酸化膜４及び第１のポリ
シリコン膜３のパターニングを行なつた後、酸化
膜１１を形成して二重ゲート部１３のパターン形
状の改良を行なうようにしたので、リンガラス膜
１０は第２図ｄに示す形状となり、第１、第２の
ポリシリコン膜３，５間にはほとんど侵入しな
い。このことは走査型電子顕微鏡（SEM）によ
る断面形状観察によつて確かめられている。従つ
て第１、第２のポリシリコン膜３，５間の層間絶
縁膜４の耐圧は従来品の65Vから85Vに上昇し、
その結果、電荷保持特性等の信頼性は大きく改善
され、32Kビツト不揮発性メモリへの適用では良
好な結果を示した。
なお本発明は上記実施例に限定されるものでは
なく、例えばゲート酸化膜２は二重ゲートのパタ
ーニング時にエツチングを行なうようにしてもよ
く、又パターン形状改良のための熱酸化後にエツ
チングを行なうようにしてもよい。
なく、例えばゲート酸化膜２は二重ゲートのパタ
ーニング時にエツチングを行なうようにしてもよ
く、又パターン形状改良のための熱酸化後にエツ
チングを行なうようにしてもよい。
以上のように本発明に係る半導体装置の製造方
法によれば、二重シリコンゲート構造電界効果型
の不揮発性半導体装置の製造方法において、二重
ゲート構造のパターニング後でかつソース、ドレ
イン形成前に、第１、第２のポリシリコン膜及び
層間酸化膜から二重ゲート部のパターン形状を改
良するための酸化膜を形成するようにしたので、
記憶保持特性等の信頼性を大きく向上できる効果
がある。
法によれば、二重シリコンゲート構造電界効果型
の不揮発性半導体装置の製造方法において、二重
ゲート構造のパターニング後でかつソース、ドレ
イン形成前に、第１、第２のポリシリコン膜及び
層間酸化膜から二重ゲート部のパターン形状を改
良するための酸化膜を形成するようにしたので、
記憶保持特性等の信頼性を大きく向上できる効果
がある。
第１図ａ〜ｄは従来方法による半導体装置の製
造各工程での断面図、第２図ａ〜ｄは本発明の一
実施例方法による半導体装置の製造各工程での断
面図である。 １…シリコン基板、２…ゲート酸化膜、３…第
１のポリシリコン膜、４…層間酸化膜、５…第２
のポリシリコン膜、７…ソース部、８…ドレイン
部、９…第２の酸化膜、１０…リンガラス膜、１
１…第１の酸化膜、１３…二重ゲート部。なお図
中、同一符号は同一又は相当部分を示す。
造各工程での断面図、第２図ａ〜ｄは本発明の一
実施例方法による半導体装置の製造各工程での断
面図である。 １…シリコン基板、２…ゲート酸化膜、３…第
１のポリシリコン膜、４…層間酸化膜、５…第２
のポリシリコン膜、７…ソース部、８…ドレイン
部、９…第２の酸化膜、１０…リンガラス膜、１
１…第１の酸化膜、１３…二重ゲート部。なお図
中、同一符号は同一又は相当部分を示す。
Claims (1)
- １ 二重シリコンゲート構造電界効果型の不揮発
性の半導体装置の製造方法であつて、シリコン基
板上にゲート酸化膜、第１のポリシリコン膜、層
間酸化膜及び第２のポリシリコン膜を形成する工
程と、上記第２のポリシリコン膜、層間酸化膜及
び第１のポリシリコン膜を所定のパターン形状に
形成する工程と、上記第１、第２のポリシリコン
膜及び層間酸化膜からなる二重ゲート部のパター
ン形状を改良するため上記層間酸化膜の側面を覆
つて酸化膜を形成する工程と、上記シリコン基板
にソース部とドレイン部とを形成する工程と、上
記シリコン基板上に上記二重ゲート部、ソース部
及びドレイン部を覆つて第２の酸化膜及びリンガ
ラス膜を形成する工程とからなる特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180099A JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180099A JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880870A JPS5880870A (ja) | 1983-05-16 |
| JPS6312388B2 true JPS6312388B2 (ja) | 1988-03-18 |
Family
ID=16077408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180099A Granted JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880870A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920013709A (ko) * | 1990-12-21 | 1992-07-29 | 김광호 | 불휘발성 반도체 메모리장치 및 그 제조방법 |
| KR950011983B1 (ko) * | 1992-11-23 | 1995-10-13 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
-
1981
- 1981-11-09 JP JP56180099A patent/JPS5880870A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5880870A (ja) | 1983-05-16 |
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