JPS6323352A - 半導体装置 - Google Patents
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- JPS6323352A JPS6323352A JP62125604A JP12560487A JPS6323352A JP S6323352 A JPS6323352 A JP S6323352A JP 62125604 A JP62125604 A JP 62125604A JP 12560487 A JP12560487 A JP 12560487A JP S6323352 A JPS6323352 A JP S6323352A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特(二MOSキ
ャパシタの形成手段を改良した半導体装置の製造方法に
係る。
ャパシタの形成手段を改良した半導体装置の製造方法に
係る。
近年、半導体集積回路の高集積化の要請から素子の寸法
を縮少させることが試みられている例えば、第1図(−
示すように半導体基板1の主面に絶縁膜2を介してキャ
パシタ電極3を設けることにより記憶を蓄えるための2
〜fOsキヤパシタを形成したMOSダイナミックRA
Mにおいて、キャパシタ電極30面積を小さくして集
積度を高めることが考えられるが、このようにキャパシ
タ電極3の面積を小さくすると、キャパシタに蓄えられ
る電荷の数が少なくなり、ノイズ等に対するマ°−ジン
が少なくなる欠点がある。これを改善するために、(1
1絶縁膜の厚さを薄くしてMOSキャパシタを大きくす
る方法、(2)絶縁膜として従来用いられている5i0
4膜の代りに誘電率の大きいS i 3 N4 膜等を
用いてM OSキャパシタを大きくする方法、がある。
を縮少させることが試みられている例えば、第1図(−
示すように半導体基板1の主面に絶縁膜2を介してキャ
パシタ電極3を設けることにより記憶を蓄えるための2
〜fOsキヤパシタを形成したMOSダイナミックRA
Mにおいて、キャパシタ電極30面積を小さくして集
積度を高めることが考えられるが、このようにキャパシ
タ電極3の面積を小さくすると、キャパシタに蓄えられ
る電荷の数が少なくなり、ノイズ等に対するマ°−ジン
が少なくなる欠点がある。これを改善するために、(1
1絶縁膜の厚さを薄くしてMOSキャパシタを大きくす
る方法、(2)絶縁膜として従来用いられている5i0
4膜の代りに誘電率の大きいS i 3 N4 膜等を
用いてM OSキャパシタを大きくする方法、がある。
しかしながら、これらの方法は絶縁膜の耐圧や膜質(ピ
ンホール等)の点で問題があり、キャパシタ電極の面積
を小さくするのには限界があった。
ンホール等)の点で問題があり、キャパシタ電極の面積
を小さくするのには限界があった。
また、MOSキャパシタの大きくする別の方法として、
以下に述べるような凹形MOSキャパシタ法(或いはV
M OSキャパシタ法)がある。即ち、この方法は第
2図に示すように半導体基板11=、V型の凹部4を設
け、この凹部4(二絶縁膜2′を介してキャパシタ電極
3′を設けてMOSキャパシタを形成するものであり、
凹部4の深さや形状によってhtosキャパシタの実効
面積を任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、かかる凹形MO
Sキャパシタの形成方法では、凹部4どキャパシタ電極
3′とのセルファラインが難しく、マスク合せずれを考
慮して凹部4の両側に余裕Aをとる必要があり、MC)
Sキャパシタの縮小化の妨げとなり、ひいてはM OS
ダイナミックRA Mの高集積化にとって大きな問題と
なっていた。
以下に述べるような凹形MOSキャパシタ法(或いはV
M OSキャパシタ法)がある。即ち、この方法は第
2図に示すように半導体基板11=、V型の凹部4を設
け、この凹部4(二絶縁膜2′を介してキャパシタ電極
3′を設けてMOSキャパシタを形成するものであり、
凹部4の深さや形状によってhtosキャパシタの実効
面積を任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、かかる凹形MO
Sキャパシタの形成方法では、凹部4どキャパシタ電極
3′とのセルファラインが難しく、マスク合せずれを考
慮して凹部4の両側に余裕Aをとる必要があり、MC)
Sキャパシタの縮小化の妨げとなり、ひいてはM OS
ダイナミックRA Mの高集積化にとって大きな問題と
なっていた。
これに対し、本発明者は上記問題点を克服すべく鋭意研
究を重ねた結果、半導体基板(=溝部を設け、該溝部を
含む基板全面に絶縁膜を形成し、更に該溝部の開口部ま
で埋めるよう(二電極材料を堆積した後、電極材料を溝
部以外の絶縁膜が露出するまでエツチングすることによ
ってマスク合せ余裕度をとることなく、任意の深さのM
OSキャパシタ電極を溝部に対してセルファラインで形
成でき、MO’Sキャパシタの増大化と面積の縮小化を
達成した集積度、信頼性の高い半導体装置を製造し得ろ
方法を見い出したまた、電極材料の堆積後、溝部の一部
を含む電極材料の領域もしくは溝部以外のゲート電極と
なるべき電極材料の領域の少なくともいずれかをマスク
材で覆い、該電極材料を、マスク材及び溝部以外の絶縁
膜が露出するまでエツチングすることによって、簡略化
された工程によりMOSキャパシタ電極を溝部に対して
セルファラインで形成できると共に、溝部以外に前記キ
ャパシタ電極と一体的に接続された配線やゲート電極を
形成でき、MOSキャパシタに対して接続信頼性の高い
配線等を有する高集積化、高信頼性の半導体装置を製造
し得る方法を見い出した。
究を重ねた結果、半導体基板(=溝部を設け、該溝部を
含む基板全面に絶縁膜を形成し、更に該溝部の開口部ま
で埋めるよう(二電極材料を堆積した後、電極材料を溝
部以外の絶縁膜が露出するまでエツチングすることによ
ってマスク合せ余裕度をとることなく、任意の深さのM
OSキャパシタ電極を溝部に対してセルファラインで形
成でき、MO’Sキャパシタの増大化と面積の縮小化を
達成した集積度、信頼性の高い半導体装置を製造し得ろ
方法を見い出したまた、電極材料の堆積後、溝部の一部
を含む電極材料の領域もしくは溝部以外のゲート電極と
なるべき電極材料の領域の少なくともいずれかをマスク
材で覆い、該電極材料を、マスク材及び溝部以外の絶縁
膜が露出するまでエツチングすることによって、簡略化
された工程によりMOSキャパシタ電極を溝部に対して
セルファラインで形成できると共に、溝部以外に前記キ
ャパシタ電極と一体的に接続された配線やゲート電極を
形成でき、MOSキャパシタに対して接続信頼性の高い
配線等を有する高集積化、高信頼性の半導体装置を製造
し得る方法を見い出した。
以下、本発明の詳細な説明する。
まず、半導体基板上(ユ溝部形成予定部が除去されたマ
スク材、例えばレジストパターン、絶縁膜パターンを形
成した後、該マスク材から露゛出する基板部分を所望深
さ選択エツチングして溝部を設ける。この場合、エツチ
ング手段としては反応性イオンエツチング又はリアクテ
ィブイオンエツチングを用いれば側面が略垂直な溝部を
設けることができる。但し、その他のエツチング手段で
逆、テーパ°状の側面を有する溝部を設けてもよい。溝
部の数は素子領域内に1つ或いは2つ以上設けてもよく
、特に溝部の深さを変えること(二より、容量の異なる
M’OSキャパシタを形成できる。
スク材、例えばレジストパターン、絶縁膜パターンを形
成した後、該マスク材から露゛出する基板部分を所望深
さ選択エツチングして溝部を設ける。この場合、エツチ
ング手段としては反応性イオンエツチング又はリアクテ
ィブイオンエツチングを用いれば側面が略垂直な溝部を
設けることができる。但し、その他のエツチング手段で
逆、テーパ°状の側面を有する溝部を設けてもよい。溝
部の数は素子領域内に1つ或いは2つ以上設けてもよく
、特に溝部の深さを変えること(二より、容量の異なる
M’OSキャパシタを形成できる。
つづいて、マスク材の除去後、溝部を含む半導体基板全
面(=絶縁膜を形成する。この場合、溝部内金体を絶縁
膜で埋め込まず、溝部の側面及び底面に薄い絶縁膜を形
成することが必要である。かかる絶縁膜の形成手段とし
ては、例えば熱酸化法により熱酸化膜を形成する方法、
CVD法によりSiO□膜やS i、 3 N4膜など
を形成する方法等が採用し得る。
面(=絶縁膜を形成する。この場合、溝部内金体を絶縁
膜で埋め込まず、溝部の側面及び底面に薄い絶縁膜を形
成することが必要である。かかる絶縁膜の形成手段とし
ては、例えば熱酸化法により熱酸化膜を形成する方法、
CVD法によりSiO□膜やS i、 3 N4膜など
を形成する方法等が採用し得る。
次いで、電極材料を前記溝部の開口部幅の半分以上の厚
さとなるよう(二堆積して少なくとも溝部の開口部まで
電極材料で埋める。この場合電極材料を溝部の開口部幅
の半分より小さい厚さで堆積すると、溝部内(=埋め込
まれた電、極材料に開口部と連通ずる凹状穴が形成され
、エツチングに際し、凹状穴を介して溝部内の電極材料
がエツチングされるという不都合を生じろ。
さとなるよう(二堆積して少なくとも溝部の開口部まで
電極材料で埋める。この場合電極材料を溝部の開口部幅
の半分より小さい厚さで堆積すると、溝部内(=埋め込
まれた電、極材料に開口部と連通ずる凹状穴が形成され
、エツチングに際し、凹状穴を介して溝部内の電極材料
がエツチングされるという不都合を生じろ。
なお、電極材料としては、多結晶シリコン、燐や棋素等
の不純物がドープされた多結晶ンリコン、或いはモリブ
デン、タングステン、チタン白金などの高融点金属、又
はモリブデンシリサイド、タングステンシリサイド、白
金ンリナイド等の高融点金属硅化物を挙げることができ
るその後、電極材料をマスク材を用いずに溝部以外の絶
縁膜が露出するまでエツチング除去して溝部内に電極材
料を残置させ、これをM OSキャパシタ電極として利
用しMOSキャパシタを備えた半導体装置を製造する。
の不純物がドープされた多結晶ンリコン、或いはモリブ
デン、タングステン、チタン白金などの高融点金属、又
はモリブデンシリサイド、タングステンシリサイド、白
金ンリナイド等の高融点金属硅化物を挙げることができ
るその後、電極材料をマスク材を用いずに溝部以外の絶
縁膜が露出するまでエツチング除去して溝部内に電極材
料を残置させ、これをM OSキャパシタ電極として利
用しMOSキャパシタを備えた半導体装置を製造する。
この工程におけるエツチング手段としては、湿式エツチ
ング液を用いた全面エツチング法が採用し得る。
ング液を用いた全面エツチング法が採用し得る。
次(二、本願第2の発明を説明する。
前述した本願第1の発明と同様な工程を経て半導体基板
の溝部内(=電極材料をその開口部まで埋まるように堆
積する。次いで、溝部上の一部を含む電極材料の領域、
つまり配線形成予定領域、もしくは溝部以外のゲート電
極となるべき電極材料の領域の少なくともいずれかをマ
スク材、例えばレジストパターン等で覆う。その後、マ
スク材及び溝部以外の絶縁膜が露出するまで全面エツチ
ングして溝部内及びマスク材下に電極材料を残置させ、
溝部内(二MOSキャパシタ電極を、溝部以外の基板上
に該キャパシタ電極と一体的に接続した配線やゲート電
極を形成して半導体装置を造る。
の溝部内(=電極材料をその開口部まで埋まるように堆
積する。次いで、溝部上の一部を含む電極材料の領域、
つまり配線形成予定領域、もしくは溝部以外のゲート電
極となるべき電極材料の領域の少なくともいずれかをマ
スク材、例えばレジストパターン等で覆う。その後、マ
スク材及び溝部以外の絶縁膜が露出するまで全面エツチ
ングして溝部内及びマスク材下に電極材料を残置させ、
溝部内(二MOSキャパシタ電極を、溝部以外の基板上
に該キャパシタ電極と一体的に接続した配線やゲート電
極を形成して半導体装置を造る。
次に、本発明をMOSダイナミックRAMの製造に適用
した例について図面を参照して説明する。
した例について図面を参照して説明する。
実施例1
(if まず、第3図(alに示すようにP型のシリ
コン基板11(二選択酸化法によって素子分離のための
フィールド酸化膜12を形成した後、スパッタイオンエ
ツチングを用いた写真蝕刻法によりシリコン基板11の
素子領域に幅1μm1長さ3μm1深さ2.5μmの溝
部13を設けた(第3図(b1図示)。
コン基板11(二選択酸化法によって素子分離のための
フィールド酸化膜12を形成した後、スパッタイオンエ
ツチングを用いた写真蝕刻法によりシリコン基板11の
素子領域に幅1μm1長さ3μm1深さ2.5μmの溝
部13を設けた(第3図(b1図示)。
(iil 次いで、1’OOO℃のドライ酸素雰囲気
中で熱酸化処理を施す。この時、第3図Cに示すよう(
=溝部13を含むシリコン基板11全面に厚さ300X
の熱酸化膜14が成長される。つづいて、CVD法によ
り厚さ6000^の燐ドープ多結晶シリコン膜を堆積す
る。
中で熱酸化処理を施す。この時、第3図Cに示すよう(
=溝部13を含むシリコン基板11全面に厚さ300X
の熱酸化膜14が成長される。つづいて、CVD法によ
り厚さ6000^の燐ドープ多結晶シリコン膜を堆積す
る。
この時、第3図Fdlに示すようにシリコン基板11上
(二燐ドープ多結晶シリコン膜15が被着されると共(
=、幅が1μmの溝部13の開口部まで同多結晶シリコ
ンで埋め込まれる。
(二燐ドープ多結晶シリコン膜15が被着されると共(
=、幅が1μmの溝部13の開口部まで同多結晶シリコ
ンで埋め込まれる。
fil+1 次いで、燐ドープ多結晶シリコン膜15
を溝部13以外の熱酸化膜14が露出するまで弗酸系の
エツチング液で全面エツチングして溝部13内の燐ドー
プ多結晶シリコンを残置させ、溝部I3内にキャパシタ
電極16を形成した(第3図(e1図示)。その後、キ
ャパシタ電極16をマスクとしてシリコン基板11上の
熱酸化膜14部分を選択的にエツチング除去して溝部1
3に残置した熱酸化膜によりキャパシタの絶縁膜17を
形成した(第3図(f1図示)。
を溝部13以外の熱酸化膜14が露出するまで弗酸系の
エツチング液で全面エツチングして溝部13内の燐ドー
プ多結晶シリコンを残置させ、溝部I3内にキャパシタ
電極16を形成した(第3図(e1図示)。その後、キ
ャパシタ電極16をマスクとしてシリコン基板11上の
熱酸化膜14部分を選択的にエツチング除去して溝部1
3に残置した熱酸化膜によりキャパシタの絶縁膜17を
形成した(第3図(f1図示)。
(1■) 次いで、1000℃のドライ酸素雰囲気で
熱酸化処理を施した。この時、第3図1giに示すよう
に、露出するシリコン基板11上に厚さ750^の熱酸
化膜18が、キャパシタ電極16(−は燐がドープされ
ているので1200^程度の厚い酸化膜19が成長され
た。ひきつづき、ゲート電極となる多結晶シリコン膜を
堆積した後、バターニングしてゲート電極20を形成し
、トランヌファーゲートを形成した(第3図fh1図示
)。更にゲート電極20をマスクとして熱酸化膜を選択
エツチングしゲート絶縁膜21を形成した後、し恥し素
をシリコン基板11に拡散してデジットラインとなるn
+拡散層22を形成した。その後、全百に低温酸化膜2
3を堆積しコンタクトホール24を開口した後人!配線
25を形成してMOSダイナミックRAMを製造した(
第3図ft+図示)。
熱酸化処理を施した。この時、第3図1giに示すよう
に、露出するシリコン基板11上に厚さ750^の熱酸
化膜18が、キャパシタ電極16(−は燐がドープされ
ているので1200^程度の厚い酸化膜19が成長され
た。ひきつづき、ゲート電極となる多結晶シリコン膜を
堆積した後、バターニングしてゲート電極20を形成し
、トランヌファーゲートを形成した(第3図fh1図示
)。更にゲート電極20をマスクとして熱酸化膜を選択
エツチングしゲート絶縁膜21を形成した後、し恥し素
をシリコン基板11に拡散してデジットラインとなるn
+拡散層22を形成した。その後、全百に低温酸化膜2
3を堆積しコンタクトホール24を開口した後人!配線
25を形成してMOSダイナミックRAMを製造した(
第3図ft+図示)。
上述した実施例1において、溝部13のみに燐ドープ多
結晶シリコンを残すことができ、溝部13に対してキャ
パシタ電極16をセルファラインで形成できるため、溝
部13とキャパシタ電極16とのマスク合せずれ余裕を
とる必要がなくなり、M OSキャパシタの縮小化、ひ
いてはMOSダイナミックRAMの高集積化を達成でき
た。また、得られたM OSダイナミックRAMのMO
Sキイパンクは溝部13の幅が1μm、深さが2.5μ
mでその周囲の面積が23μm2となり、かつ絶縁膜1
7の厚さが300Xであることから、約271′Fと充
分な大きさ容量であることがわかった。
結晶シリコンを残すことができ、溝部13に対してキャ
パシタ電極16をセルファラインで形成できるため、溝
部13とキャパシタ電極16とのマスク合せずれ余裕を
とる必要がなくなり、M OSキャパシタの縮小化、ひ
いてはMOSダイナミックRAMの高集積化を達成でき
た。また、得られたM OSダイナミックRAMのMO
Sキイパンクは溝部13の幅が1μm、深さが2.5μ
mでその周囲の面積が23μm2となり、かつ絶縁膜1
7の厚さが300Xであることから、約271′Fと充
分な大きさ容量であることがわかった。
なお、上記実施例1に却いてはキャパシタ電極16上面
が基板11の上面レベルと同じように全面エツチングし
たが、第4図に示すように溝部13内の燐ドープ多結晶
シリコンをオーバーエツチングして溝部13から少し窪
んだキャパシタ電極16’を形成してもよい。また、溝
部の形状は上記実施例1の如く略垂直(=近い側面を有
す溝部13を利用する場合に限定されず、第5図(−示
すように側面が逆テーパ状の溝部13′を設け、この溝
部13′内(−キャパシタ電極16“を形成してもよい
。但し、この場合は溝部13′内に空洞部26ができる
。更に、溝部により形成されたキャパシタ電極は前記実
施例1の如くフィールド酸化膜12で取り囲まれた素子
領域に1つ作る場合(二限定されず、第6図(;示すよ
うに深さの異なる2つの溝部132.13bを設け、こ
れら溝部13a。
が基板11の上面レベルと同じように全面エツチングし
たが、第4図に示すように溝部13内の燐ドープ多結晶
シリコンをオーバーエツチングして溝部13から少し窪
んだキャパシタ電極16’を形成してもよい。また、溝
部の形状は上記実施例1の如く略垂直(=近い側面を有
す溝部13を利用する場合に限定されず、第5図(−示
すように側面が逆テーパ状の溝部13′を設け、この溝
部13′内(−キャパシタ電極16“を形成してもよい
。但し、この場合は溝部13′内に空洞部26ができる
。更に、溝部により形成されたキャパシタ電極は前記実
施例1の如くフィールド酸化膜12で取り囲まれた素子
領域に1つ作る場合(二限定されず、第6図(;示すよ
うに深さの異なる2つの溝部132.13bを設け、こ
れら溝部13a。
13b内にキャパシタ電極162,16bを形成しても
よい。このような方法によれば容量の異なるMOSキイ
パンクを同一基板内に形成できる。
よい。このような方法によれば容量の異なるMOSキイ
パンクを同一基板内に形成できる。
実施例2
前記実施例1と同様溝部13を含むシリコン基板11に
厚さ300人の熱酸化膜14を成長させた後、厚さ60
00Aの燐ドープ多結晶シリコン膜を堆積して溝部13
を埋め込んだ。次いで、溝部13の一部を含む燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、多結晶
シリコンをレジスト及び溝部以外の熱酸化膜14が露出
するまで弗酸系のエツチング液で全面エツチングして溝
部13内(:キャパシタ電極16を形成すると共に、フ
ィールド酸化FIK12上にまで延在して配置され、か
つ前記キャパシタ電極16と一体的に接続した配線27
を形成した(第7図図示)。その後、図示しないが実施
例1と同様、デジットラインとなるn+拡散層、ゲート
電極及び低温酸化膜を介してAA配線を形成してMOS
ダイナミックRA Mを製造した。
厚さ300人の熱酸化膜14を成長させた後、厚さ60
00Aの燐ドープ多結晶シリコン膜を堆積して溝部13
を埋め込んだ。次いで、溝部13の一部を含む燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、多結晶
シリコンをレジスト及び溝部以外の熱酸化膜14が露出
するまで弗酸系のエツチング液で全面エツチングして溝
部13内(:キャパシタ電極16を形成すると共に、フ
ィールド酸化FIK12上にまで延在して配置され、か
つ前記キャパシタ電極16と一体的に接続した配線27
を形成した(第7図図示)。その後、図示しないが実施
例1と同様、デジットラインとなるn+拡散層、ゲート
電極及び低温酸化膜を介してAA配線を形成してMOS
ダイナミックRA Mを製造した。
上述した実施例2においてはキャパシタ電極の形成と同
時に、キャパシタ電極の取出し配線を形成できるため、
工程の簡略化を達成できると共にキャパシタ電極と配線
が同一の堆積により設けられた燐ドープ多結晶シリコン
からなるため、それら相互の接続信頼性は従来のコンタ
クトホールを介して行なう場合に比して格段に向上した
。
時に、キャパシタ電極の取出し配線を形成できるため、
工程の簡略化を達成できると共にキャパシタ電極と配線
が同一の堆積により設けられた燐ドープ多結晶シリコン
からなるため、それら相互の接続信頼性は従来のコンタ
クトホールを介して行なう場合に比して格段に向上した
。
実施例3
P型シリコン基板11にフィールド酸化膜12を選択酸
化法で形成し、素子領域の所望個所に実施例1に準じて
溝部13を設け、更に溝部13を含む基板11全面に熱
酸化膜を成長させた後、CVD法により厚さ3000人
の燐ドープ多結晶シリコンを堆積して溝部13を埋め込
んだ。次いで溝部13以外のゲート電極となる燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、レジス
ト及び溝部以外の熱酸化膜が露出するまで全面エツチン
グして溝部13内にキャパシタ電極16を形成すると共
に、溝部13以外の基板ll上にゲート電極28を形成
した。つづいてキャパシタ電極16及びゲート電極28
をマスクとして熱酸化膜を選択エツチングして111.
r o sキャパシタの絶縁膜17及びゲート絶縁膜2
9を形成した。その後、線素をイオン注入してデジット
ラインとなるn十拡散層22.22を形成した(第8図
図示)。ひきつづき図示しないが、実施例1に鵡じて低
温酸化膜を介して人!配線を設けM OSダイナミック
RAMを製造した。
化法で形成し、素子領域の所望個所に実施例1に準じて
溝部13を設け、更に溝部13を含む基板11全面に熱
酸化膜を成長させた後、CVD法により厚さ3000人
の燐ドープ多結晶シリコンを堆積して溝部13を埋め込
んだ。次いで溝部13以外のゲート電極となる燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、レジス
ト及び溝部以外の熱酸化膜が露出するまで全面エツチン
グして溝部13内にキャパシタ電極16を形成すると共
に、溝部13以外の基板ll上にゲート電極28を形成
した。つづいてキャパシタ電極16及びゲート電極28
をマスクとして熱酸化膜を選択エツチングして111.
r o sキャパシタの絶縁膜17及びゲート絶縁膜2
9を形成した。その後、線素をイオン注入してデジット
ラインとなるn十拡散層22.22を形成した(第8図
図示)。ひきつづき図示しないが、実施例1に鵡じて低
温酸化膜を介して人!配線を設けM OSダイナミック
RAMを製造した。
上述した本実施例3においては、溝部内(。ニキャパシ
タ電極を形成できると同時に、溝部以外の基板上にゲー
ト電極を形成でき、工程の簡略化を達成できる。
タ電極を形成できると同時に、溝部以外の基板上にゲー
ト電極を形成でき、工程の簡略化を達成できる。
実施例4
前記実施例1と同様、溝部13を含むシリコン基板11
に厚さ300Aの熱酸化膜14を成長させた後、厚さ6
000^の燐ドープ多結晶シリコンを堆積して溝部13
内を埋め込んだ。
に厚さ300Aの熱酸化膜14を成長させた後、厚さ6
000^の燐ドープ多結晶シリコンを堆積して溝部13
内を埋め込んだ。
次いで、溝部13上の一部を含む燐ドープ多結晶シリコ
ンの領域及び溝部以外のゲート電極となる同多結晶シリ
コンの領域をレジストで夫々覆った後、レジスト及び溝
部以外の熱酸化膜が露出するまで全面エツチングして溝
部13内にキャパンタ電f416を形成すると共に、フ
ィールド酸化膜12上まで延在して配置され前記キャパ
シタ電極16と一体的に接続した配線22及び溝部13
以外の基板II上にゲート電極28を形成した。つづい
て、キャパシタ電極16及びゲート電極28をマスクと
して熱酸化膜を選択エツチングしてMOSキャパシタの
絶縁膜17及びゲート絶縁膜29を形成した。その後、
スル素をイオン注入してデジットラインとなるn+拡散
層22.22を形成した(第9図図示)。ひきつづき図
示しないが、実施例1(=準じて低温酸化膜を介してへ
〃配線を設けMOSダイナミックRAMを製造した。
ンの領域及び溝部以外のゲート電極となる同多結晶シリ
コンの領域をレジストで夫々覆った後、レジスト及び溝
部以外の熱酸化膜が露出するまで全面エツチングして溝
部13内にキャパンタ電f416を形成すると共に、フ
ィールド酸化膜12上まで延在して配置され前記キャパ
シタ電極16と一体的に接続した配線22及び溝部13
以外の基板II上にゲート電極28を形成した。つづい
て、キャパシタ電極16及びゲート電極28をマスクと
して熱酸化膜を選択エツチングしてMOSキャパシタの
絶縁膜17及びゲート絶縁膜29を形成した。その後、
スル素をイオン注入してデジットラインとなるn+拡散
層22.22を形成した(第9図図示)。ひきつづき図
示しないが、実施例1(=準じて低温酸化膜を介してへ
〃配線を設けMOSダイナミックRAMを製造した。
上述した実施例4において、溝部13内にキャパシタ電
極16を形成できると同時(=、該キャパシタ電極16
の取畠し配線27及び溝部以外の基板11上(−ゲート
電極28を形成できるため、著しい工程の簡略化を達成
できる。
極16を形成できると同時(=、該キャパシタ電極16
の取畠し配線27及び溝部以外の基板11上(−ゲート
電極28を形成できるため、著しい工程の簡略化を達成
できる。
以上詳述した如く、本発明によればマスク合せ余裕度を
とることなく、任意の深さのキャパシタ電極を溝部に対
してセルファラインで形成でき、λ(OSキャパシタの
増大化と面積の縮小化を達成した集積度、信頼性の高い
半導体装置を製造し得る方法を提供できろものである。
とることなく、任意の深さのキャパシタ電極を溝部に対
してセルファラインで形成でき、λ(OSキャパシタの
増大化と面積の縮小化を達成した集積度、信頼性の高い
半導体装置を製造し得る方法を提供できろものである。
また、本願第2の発明によれば、簡略化された工程によ
りキャパシタ電極を溝部(二対してセルファラインで形
成できると共に、溝部以外(=前記キャパシタ電極と一
体的に接続された配線や基板上に配置されたゲート電極
を形成でき、MOSキャパシタに対して接続信頼性の高
い配線等を有する高集積化、高信頼性の半導体装置を製
造し得る方法を提供できるものである。
りキャパシタ電極を溝部(二対してセルファラインで形
成できると共に、溝部以外(=前記キャパシタ電極と一
体的に接続された配線や基板上に配置されたゲート電極
を形成でき、MOSキャパシタに対して接続信頼性の高
い配線等を有する高集積化、高信頼性の半導体装置を製
造し得る方法を提供できるものである。
$1図は従来のMOSキャパシタの断面図、第2図は凹
形MOSキャパシタの断面図、第3図fat〜(i)は
本発明の実施例1におけるMOSダイナミックRA M
の製造工程を示す断面図、第4図〜第6図は夫々実施例
1に対する変形例を示すMOSダイナミックRAMの途
中工程の断面図、第7図は実施例2により製造されたM
OSダイナミックRAMの製造途中の状態を示す断面図
、第8図は本発明の実施例3より製造されたhr o
sダイナミックRA Mの製造途中の状態を示す断面図
、第9図は本発明の実施例4により製造されたht o
sダイナミックRAMの製造途中の状態を示す断面図
である。 11・・・P型のシリコン基板、12・・・フィールド
酸化膜、13.13’ 、13F1,13b・・・溝
部、14・・・熱酸化膜、15・・・燐ドープ多結晶シ
リコン膜、16 、 l 6’、 16’、 16a、
16b・・・キャパシタ電極、17.17’・・・hl
o sキャパシタのえ色縁膜、20.28・・・ゲート
電極、21.29・・・ゲート絶縁膜、22・・・n十
拡散層(デジットライン)、27・・・配線 出願人代理人 弁理士 鈴 江 武 彦第 1
図 第2図 第 7 図 第 8 図 2日 第 9 図 CJ ”0
区 曽 Φ
にσ 、
〔区 区 の ・−ぐ 派 煽 区 8 tr)
c。 F?、 煽手続補正書
7゜ 1.事件の表示 昭和62年5月22日提出の特許類(5)2、発明の名
称 半導体装置 3、補正をする者 事件との関係 特許出願人 (307) 株式会社 東芝 4、代理人 補正の内容 発明の名称を「半導体装置」と訂正する。 明細書の全文を別紙の如く訂正する。 図面を別紙の如く訂正する。 明 lllm 1、発明の名称 半導体装置 2、特許請求の範囲 (1)、半導体基板の所望部分に設けられた溝部と、こ
の溝部内面に形成された絶縁膜と、この絶縁膜が形成さ
れた溝部内に上部側面が該絶11膜の内側面と一致する
ように埋込まれたMOSキャパシタ電極とを具備したこ
とを特徴とする半導体装置。 (2)、同一の半導体基板に深さの異なる複数の溝部を
設け、かつ各溝部内面に絶縁膜を形成し、更に絶縁膜が
形成された各溝部内にIVI OSキャパシタ電極をそ
れら上部側面が該絶縁膜の内側面と一致するように夫々
埋込むことを特徴とする¥Ir+請求の範囲第1項記載
の半導体装置。 3、発明の詳細な説明 [発明の目的] (産業上の利用分野) 本発明は、半導体装置に関し、特にMOSキャパシタの
構j古を改良した半導体装置に係わる。 (従来の技術) 近年、半導体集積回路の高集積化の要請から素子の寸法
を縮小させることが試みられている。 例えば第1図に示すように半導体基板1の主面に絶it
膜2を介してキャパシタ電極を設けることにより記憶を
蓄えるための〜10Sキャパシタを形成したMOSダイ
ラミックRA Mにおいて、キャパシタ電極3の面積を
縮小して集積度を高めることが考えられる。しかしなが
ら、かかる構造のMOSキャパシタではキャパシタ電極
3の面積を小さくすると、キャパシタに蓄えられる電荷
の色が少なくなり、ノイズ等に対するマージンがとれな
くなる問題がある。 このようなことから、■MOSキャパシタを構成する絶
縁膜の厚ざを薄くすること、■:〜10Sニル10Sキ
構成シタ絶縁膜として従来用いられているSiO2脹の
代わりに誘電率の大きい5i3N+1等を使用フること
、が知られている。 しかしながら、かかる構造のM OSキャパシタでは絶
縁膜の耐圧や膜質(ピンホール等)の点て問題があり、
キャパシタ電極の面積を縮小するのには限界があった。 また、所定の容量を維持しつつM OSキャパシタの面
積を縮小する別の方法として、以下に述べる凹形MOS
キャパシタ(又は■形MOSキャパシタ)が知られてい
る。即ち、このキャパシタは第2図に示すように半導体
基板1にV型の凹部4を形成し、この凹部4に絶縁膜2
′を介してキャパシタ電極3−を設(プてた構造になっ
ている。かかる凹形キャパシタは、凹部4の深さや形状
を変えることによってキャパシタ電極3′の実効面積を
任意に選ぶことができると共に、絶縁膜の耐圧、g+貿
等も良好にできる。しかしながら、前記凹形M OSキ
ャパシタでは凹部4とキャパシタ電極3−とのセルファ
ランイかにずかしく、マスク合せずれを考慮して凹部4
の両側に余裕(A)をとる必要があり、MOSキャパシ
タの縮小化の妨げとなり、ひいてはMOSダイナミック
RAMの高集積化にとって大きな問題となっていた。 (発明が解決しようとする問題点) 本発明は、上記従来の問題点を解決するためになされた
もので、容(至)の増大化と面積の縮小化とが図られた
MOSキャパシタを備えた半導体装置を提供しようとす
るものである。 [発明の構成〕 (問題点を解決するための手段) 本発明は、半導体基板の所望部分に設けられた溝部と、
この溝部内面に形成された絶縁膜と、この絶縁膜が形成
された溝部内に上部側面が該絶縁膜の内側面と一致する
ように埋込まれたMOSキャパシタ電極とを具備したこ
とを特徴とする半導体装置である。 上記絶縁膜としては、例えばSiO2膜やSi3N+膜
等を挙げることができる。かかる絶縁膜は、溝部内を全
て埋込まずに溝部の側面及び底面に薄く形成することが
必要である。 上記キャパシタ電極の材料としては、例えば多結晶シリ
コン、燐や砒素等の不純物がドープされた多結晶シリコ
ン、或いはモリブデン、タングステン、チタン、白金な
どの高融点金属、又はモリブデンシリサイド、タングス
テンシリサイド、白金シリサイド等の高融点金属硅化物
等を挙げることができる。 (作用) 本発明によれば、半導体基板の所望部分に溝部を設け、
この溝部内面に絶縁膜を形成し、かつ該絶縁膜が形成さ
れた溝部内にMOSキャパシタ電ルを上部側面が該絶縁
膜の内側面と一致するように埋込んだ構造とするこによ
って、キャパシタ電極が半導体基板に対して平面的に専
有する面積を縮小化でき、メモリセル等の素子の微細化
、高集積化を達成できる。また、溝部の深さを変えるこ
とによって、目的とする容量を有するMOSキャパシタ
を実現できる。更に、キャパシタ電極は溝部内に埋込ま
れ、基板の主面側への延出かないため、容量の変動を防
止でき、設計値通りの容量を有りるMOSキャパシタを
実現できる。 〈発明の実施例) 以下、本発明をMOSダイナミックRA Mに適用した
例について第3図(a)〜(i>に示す製造方法を併記
して詳細に説明する。 まず、第3図(a)に示すようにp型シリコン基板11
に選択酸化法によって素子分離のためのフィールド酸化
膜12を形成した。つづいて、スパッタエツチングを用
いた写真蝕刻法によりシリコン基板11の素子領域の一
部に幅1μm、長さ3μm、深さ2.5μmの溝部13
を形成した(同図(b)図示)。 次いで、1000℃のドライ酸素雰囲気中で熱酸化処理
を施した。この時、同図(C)に示すように溝部13を
含むシリコン基板11全面に厚さ300人の熱酸化膜1
4が成長された。つづいて、CVD法により厚さ600
0人の燐ドープ多結晶シリコン膜を堆積した。この時、
同図(d)に示すようにシリコン基板11に燐ドープ多
結晶シリコン膜15が被着されると共に、幅が1μmの
舶記者部13の間口部まで同多結晶シリコンで埋め込ま
れた。 ′次いで、燐ドープ多結晶シリコン膜15を
溝部13以外の熱酸化膜14が露出するまで弗酸系のエ
ツチング液で全面エツチングして溝部13内に燐ドープ
多結晶シリコンを残置させて溝部13内にキャパシタ電
極16を形成した(同図(e)図示)。この時、キャパ
シタ電穆16はその上部側面が溝部13内のキャパシタ
絶縁膜となる熱酸化膜14の内側面と一致して溝部13
内に埋込まれた状態となった。つづいて、キャパシタ電
極16をマスクとしてシリコン基板11主面上の熱酸化
膜14部分を選択的にエツチング除去して洞部13内に
残置させた熱酸化膜によりキャパシタの絶縁膜17を形
成した(同図(f)図示)。 次いで、1000℃のドライ酸素雰囲気で熱酸化処理を
施した。この時、同図(0)に示すように露出するシリ
コン基板11主面上に厚さ750人の熱酸化膜18が、
燐ドープ多結晶シリコンからなるキャパシタ電極16に
は厚さ1200人程度0厚い酸化膜19が夫々成長され
た。つづいて、多結晶シリコン膜を堆積した後、バター
ニングしてゲート電極20を形成したく同図(h)図示
〉。ひきつづき、ゲート電極20をマスクとして熱酸化
膜18を選択エツチングしてゲート絶縁膜21を形成し
た後、砒素をシリコン基板11に拡散してデジットライ
ンとなるn+拡散層22を形成した。その後、全面にC
V D法により低温酸化pA23を堆積し、コンタクト
ホール24を開孔した後、AJ2配線25を形成してM
OSダイナミックRA Mを製造したく同図(i)図
示ン。 しかして、本発明のMOSダイナミックRA〜1は第3
図(+)に示すようにシリコン基板11の所望部分に設
けられた溝部13と、この溝部13内面に形成されたキ
ャパシタの絶縁膜17と、この絶縁膜17が形成された
溝部13内に上部側面が該絶縁膜17の内側面と一致す
るように埋込まれたMOSキャパシタ電極16とからな
るM OSキャパシを備えた構造になっている。その結
果、前記キャパシタ電極16はシリコン基板11に対し
て平面的に専有する面積を縮小化できるため、メモリセ
ルの素子の微細化、高集積化を達成できる。また、M
OSキャパシタは溝部13の幅が1μm、深さが2.5
μmでその周囲の面積が23μm2となり、かつ絶縁1
1G)17の厚さが300人であるから、約27fFと
充分な大きざの容量にできる。 なお、上記実施例ではキャパシタ電8i16上面が熱酸
化前において基板11主面と同レベルとなるように形成
したが、第4図に示すように溝部13内に上面がシリコ
ン基板11の主面より下がるようにキ、ヤパシタ14i
16−を設けてもよい。 上記実施例では、溝部13をシリコン基板11の主面に
対して略垂直に近い側面を有づ−る形状としたが、第5
図に示すように側面が逆テーパ状の溝部13−を19け
、該溝部13−内にキャパシタ電極16′を形成しても
よい。但し、この場合には1i11部13′内に空洞2
6ができる。 上記実施例では、フィールド酸化膜12により囲まれた
シリコン基板11の島領域(素子領域)にMOSキャパ
シタを1つ設けた構造にしたが、第6図に示すように深
さの異なる溝部13a 、13bをフィールド酸化膜1
2で囲まれたシリコン基板11の素子領域に設番プ、こ
れら溝部13a 、13b内に薄い絶縁膜14を形成し
、該絶縁膜14が形成された各溝部13a 、 131
)内にキャパシタ電極16a 、 16bを埋め込んで
容量の異なる2つのMOSキャパシタを形成するように
してもよい。 [発明の効果j 以上詳述した如く、本発明によれば半導体基板に形成さ
れた任意の深さの溝部内キャパシタ電極をその上部側面
が該溝部内面の絶!!膜側面と一致するように埋込むこ
とによって、該キャパシタ電極が半導体基板に対して平
面的に専有づる面積を縮小化でき、ひいては容量の増大
化と面積の縮小化とが図られたMOSキャパシタを備え
た高信頼性、高集積度の半導体装置を促供できる。 4、図面の簡単な説明 第1図は従来のMOSキャパシタを示す断面図、第2図
は凹形MOSキャパシタを示ず断面図、第3図(a)〜
(1)は本発明の実施例におけるlvl OSダイナミ
ックRAMを得るための製造工程を示す断面図、第4図
〜第6図は夫々本発明の曲の実施例を示す断面図である
。 11・・・p型シリコン基板、12・・・フィールド酸
化、摸、13.13= 、 13a 、 13b−・・
溝部、16.16− 、16− 、、。 キャパシタ丸極、17・・・キャパシタの絶縁膜、20
・・・ゲートミル1.21・・・ゲート酸化膜、22・
・・n+拡散層(デジットライン)、25・・・配線。 出願人代理人 弁理士 鈴江武彦 第 1 図 第2図 区 ^
への づ
DQ
”0区 −
0の 。 体; cn x■
・−寸 昧 峡 LOCD 8 訣
形MOSキャパシタの断面図、第3図fat〜(i)は
本発明の実施例1におけるMOSダイナミックRA M
の製造工程を示す断面図、第4図〜第6図は夫々実施例
1に対する変形例を示すMOSダイナミックRAMの途
中工程の断面図、第7図は実施例2により製造されたM
OSダイナミックRAMの製造途中の状態を示す断面図
、第8図は本発明の実施例3より製造されたhr o
sダイナミックRA Mの製造途中の状態を示す断面図
、第9図は本発明の実施例4により製造されたht o
sダイナミックRAMの製造途中の状態を示す断面図
である。 11・・・P型のシリコン基板、12・・・フィールド
酸化膜、13.13’ 、13F1,13b・・・溝
部、14・・・熱酸化膜、15・・・燐ドープ多結晶シ
リコン膜、16 、 l 6’、 16’、 16a、
16b・・・キャパシタ電極、17.17’・・・hl
o sキャパシタのえ色縁膜、20.28・・・ゲート
電極、21.29・・・ゲート絶縁膜、22・・・n十
拡散層(デジットライン)、27・・・配線 出願人代理人 弁理士 鈴 江 武 彦第 1
図 第2図 第 7 図 第 8 図 2日 第 9 図 CJ ”0
区 曽 Φ
にσ 、
〔区 区 の ・−ぐ 派 煽 区 8 tr)
c。 F?、 煽手続補正書
7゜ 1.事件の表示 昭和62年5月22日提出の特許類(5)2、発明の名
称 半導体装置 3、補正をする者 事件との関係 特許出願人 (307) 株式会社 東芝 4、代理人 補正の内容 発明の名称を「半導体装置」と訂正する。 明細書の全文を別紙の如く訂正する。 図面を別紙の如く訂正する。 明 lllm 1、発明の名称 半導体装置 2、特許請求の範囲 (1)、半導体基板の所望部分に設けられた溝部と、こ
の溝部内面に形成された絶縁膜と、この絶縁膜が形成さ
れた溝部内に上部側面が該絶11膜の内側面と一致する
ように埋込まれたMOSキャパシタ電極とを具備したこ
とを特徴とする半導体装置。 (2)、同一の半導体基板に深さの異なる複数の溝部を
設け、かつ各溝部内面に絶縁膜を形成し、更に絶縁膜が
形成された各溝部内にIVI OSキャパシタ電極をそ
れら上部側面が該絶縁膜の内側面と一致するように夫々
埋込むことを特徴とする¥Ir+請求の範囲第1項記載
の半導体装置。 3、発明の詳細な説明 [発明の目的] (産業上の利用分野) 本発明は、半導体装置に関し、特にMOSキャパシタの
構j古を改良した半導体装置に係わる。 (従来の技術) 近年、半導体集積回路の高集積化の要請から素子の寸法
を縮小させることが試みられている。 例えば第1図に示すように半導体基板1の主面に絶it
膜2を介してキャパシタ電極を設けることにより記憶を
蓄えるための〜10Sキャパシタを形成したMOSダイ
ラミックRA Mにおいて、キャパシタ電極3の面積を
縮小して集積度を高めることが考えられる。しかしなが
ら、かかる構造のMOSキャパシタではキャパシタ電極
3の面積を小さくすると、キャパシタに蓄えられる電荷
の色が少なくなり、ノイズ等に対するマージンがとれな
くなる問題がある。 このようなことから、■MOSキャパシタを構成する絶
縁膜の厚ざを薄くすること、■:〜10Sニル10Sキ
構成シタ絶縁膜として従来用いられているSiO2脹の
代わりに誘電率の大きい5i3N+1等を使用フること
、が知られている。 しかしながら、かかる構造のM OSキャパシタでは絶
縁膜の耐圧や膜質(ピンホール等)の点て問題があり、
キャパシタ電極の面積を縮小するのには限界があった。 また、所定の容量を維持しつつM OSキャパシタの面
積を縮小する別の方法として、以下に述べる凹形MOS
キャパシタ(又は■形MOSキャパシタ)が知られてい
る。即ち、このキャパシタは第2図に示すように半導体
基板1にV型の凹部4を形成し、この凹部4に絶縁膜2
′を介してキャパシタ電極3−を設(プてた構造になっ
ている。かかる凹形キャパシタは、凹部4の深さや形状
を変えることによってキャパシタ電極3′の実効面積を
任意に選ぶことができると共に、絶縁膜の耐圧、g+貿
等も良好にできる。しかしながら、前記凹形M OSキ
ャパシタでは凹部4とキャパシタ電極3−とのセルファ
ランイかにずかしく、マスク合せずれを考慮して凹部4
の両側に余裕(A)をとる必要があり、MOSキャパシ
タの縮小化の妨げとなり、ひいてはMOSダイナミック
RAMの高集積化にとって大きな問題となっていた。 (発明が解決しようとする問題点) 本発明は、上記従来の問題点を解決するためになされた
もので、容(至)の増大化と面積の縮小化とが図られた
MOSキャパシタを備えた半導体装置を提供しようとす
るものである。 [発明の構成〕 (問題点を解決するための手段) 本発明は、半導体基板の所望部分に設けられた溝部と、
この溝部内面に形成された絶縁膜と、この絶縁膜が形成
された溝部内に上部側面が該絶縁膜の内側面と一致する
ように埋込まれたMOSキャパシタ電極とを具備したこ
とを特徴とする半導体装置である。 上記絶縁膜としては、例えばSiO2膜やSi3N+膜
等を挙げることができる。かかる絶縁膜は、溝部内を全
て埋込まずに溝部の側面及び底面に薄く形成することが
必要である。 上記キャパシタ電極の材料としては、例えば多結晶シリ
コン、燐や砒素等の不純物がドープされた多結晶シリコ
ン、或いはモリブデン、タングステン、チタン、白金な
どの高融点金属、又はモリブデンシリサイド、タングス
テンシリサイド、白金シリサイド等の高融点金属硅化物
等を挙げることができる。 (作用) 本発明によれば、半導体基板の所望部分に溝部を設け、
この溝部内面に絶縁膜を形成し、かつ該絶縁膜が形成さ
れた溝部内にMOSキャパシタ電ルを上部側面が該絶縁
膜の内側面と一致するように埋込んだ構造とするこによ
って、キャパシタ電極が半導体基板に対して平面的に専
有する面積を縮小化でき、メモリセル等の素子の微細化
、高集積化を達成できる。また、溝部の深さを変えるこ
とによって、目的とする容量を有するMOSキャパシタ
を実現できる。更に、キャパシタ電極は溝部内に埋込ま
れ、基板の主面側への延出かないため、容量の変動を防
止でき、設計値通りの容量を有りるMOSキャパシタを
実現できる。 〈発明の実施例) 以下、本発明をMOSダイナミックRA Mに適用した
例について第3図(a)〜(i>に示す製造方法を併記
して詳細に説明する。 まず、第3図(a)に示すようにp型シリコン基板11
に選択酸化法によって素子分離のためのフィールド酸化
膜12を形成した。つづいて、スパッタエツチングを用
いた写真蝕刻法によりシリコン基板11の素子領域の一
部に幅1μm、長さ3μm、深さ2.5μmの溝部13
を形成した(同図(b)図示)。 次いで、1000℃のドライ酸素雰囲気中で熱酸化処理
を施した。この時、同図(C)に示すように溝部13を
含むシリコン基板11全面に厚さ300人の熱酸化膜1
4が成長された。つづいて、CVD法により厚さ600
0人の燐ドープ多結晶シリコン膜を堆積した。この時、
同図(d)に示すようにシリコン基板11に燐ドープ多
結晶シリコン膜15が被着されると共に、幅が1μmの
舶記者部13の間口部まで同多結晶シリコンで埋め込ま
れた。 ′次いで、燐ドープ多結晶シリコン膜15を
溝部13以外の熱酸化膜14が露出するまで弗酸系のエ
ツチング液で全面エツチングして溝部13内に燐ドープ
多結晶シリコンを残置させて溝部13内にキャパシタ電
極16を形成した(同図(e)図示)。この時、キャパ
シタ電穆16はその上部側面が溝部13内のキャパシタ
絶縁膜となる熱酸化膜14の内側面と一致して溝部13
内に埋込まれた状態となった。つづいて、キャパシタ電
極16をマスクとしてシリコン基板11主面上の熱酸化
膜14部分を選択的にエツチング除去して洞部13内に
残置させた熱酸化膜によりキャパシタの絶縁膜17を形
成した(同図(f)図示)。 次いで、1000℃のドライ酸素雰囲気で熱酸化処理を
施した。この時、同図(0)に示すように露出するシリ
コン基板11主面上に厚さ750人の熱酸化膜18が、
燐ドープ多結晶シリコンからなるキャパシタ電極16に
は厚さ1200人程度0厚い酸化膜19が夫々成長され
た。つづいて、多結晶シリコン膜を堆積した後、バター
ニングしてゲート電極20を形成したく同図(h)図示
〉。ひきつづき、ゲート電極20をマスクとして熱酸化
膜18を選択エツチングしてゲート絶縁膜21を形成し
た後、砒素をシリコン基板11に拡散してデジットライ
ンとなるn+拡散層22を形成した。その後、全面にC
V D法により低温酸化pA23を堆積し、コンタクト
ホール24を開孔した後、AJ2配線25を形成してM
OSダイナミックRA Mを製造したく同図(i)図
示ン。 しかして、本発明のMOSダイナミックRA〜1は第3
図(+)に示すようにシリコン基板11の所望部分に設
けられた溝部13と、この溝部13内面に形成されたキ
ャパシタの絶縁膜17と、この絶縁膜17が形成された
溝部13内に上部側面が該絶縁膜17の内側面と一致す
るように埋込まれたMOSキャパシタ電極16とからな
るM OSキャパシを備えた構造になっている。その結
果、前記キャパシタ電極16はシリコン基板11に対し
て平面的に専有する面積を縮小化できるため、メモリセ
ルの素子の微細化、高集積化を達成できる。また、M
OSキャパシタは溝部13の幅が1μm、深さが2.5
μmでその周囲の面積が23μm2となり、かつ絶縁1
1G)17の厚さが300人であるから、約27fFと
充分な大きざの容量にできる。 なお、上記実施例ではキャパシタ電8i16上面が熱酸
化前において基板11主面と同レベルとなるように形成
したが、第4図に示すように溝部13内に上面がシリコ
ン基板11の主面より下がるようにキ、ヤパシタ14i
16−を設けてもよい。 上記実施例では、溝部13をシリコン基板11の主面に
対して略垂直に近い側面を有づ−る形状としたが、第5
図に示すように側面が逆テーパ状の溝部13−を19け
、該溝部13−内にキャパシタ電極16′を形成しても
よい。但し、この場合には1i11部13′内に空洞2
6ができる。 上記実施例では、フィールド酸化膜12により囲まれた
シリコン基板11の島領域(素子領域)にMOSキャパ
シタを1つ設けた構造にしたが、第6図に示すように深
さの異なる溝部13a 、13bをフィールド酸化膜1
2で囲まれたシリコン基板11の素子領域に設番プ、こ
れら溝部13a 、13b内に薄い絶縁膜14を形成し
、該絶縁膜14が形成された各溝部13a 、 131
)内にキャパシタ電極16a 、 16bを埋め込んで
容量の異なる2つのMOSキャパシタを形成するように
してもよい。 [発明の効果j 以上詳述した如く、本発明によれば半導体基板に形成さ
れた任意の深さの溝部内キャパシタ電極をその上部側面
が該溝部内面の絶!!膜側面と一致するように埋込むこ
とによって、該キャパシタ電極が半導体基板に対して平
面的に専有づる面積を縮小化でき、ひいては容量の増大
化と面積の縮小化とが図られたMOSキャパシタを備え
た高信頼性、高集積度の半導体装置を促供できる。 4、図面の簡単な説明 第1図は従来のMOSキャパシタを示す断面図、第2図
は凹形MOSキャパシタを示ず断面図、第3図(a)〜
(1)は本発明の実施例におけるlvl OSダイナミ
ックRAMを得るための製造工程を示す断面図、第4図
〜第6図は夫々本発明の曲の実施例を示す断面図である
。 11・・・p型シリコン基板、12・・・フィールド酸
化、摸、13.13= 、 13a 、 13b−・・
溝部、16.16− 、16− 、、。 キャパシタ丸極、17・・・キャパシタの絶縁膜、20
・・・ゲートミル1.21・・・ゲート酸化膜、22・
・・n+拡散層(デジットライン)、25・・・配線。 出願人代理人 弁理士 鈴江武彦 第 1 図 第2図 区 ^
への づ
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0の 。 体; cn x■
・−寸 昧 峡 LOCD 8 訣
Claims (3)
- (1)半導体基板の所望部分に垂直もしくは垂直に近い
側面を有する溝部を設ける工程と、溝部を含む半導体基
板全面に絶縁膜を形成する工程と、電極材料を前記溝部
の開口部幅の半分以上の厚さとなるように堆積して少な
くとも溝部の開口部まで電極材料で埋める工程と、前記
電極材料を溝部以外の絶縁膜が露出するまでエッチング
して溝部内にMOSキャパシタ電極を形成する工程とを
具備したことを特徴とする半導体装置の製造方法。 - (2)同一の半導体基板に深さの異なる複数の溝部を設
けることにより容量の異なるMOSキャパシタを同一基
板内に複数形成することを特徴とする特許請求の範囲第
1項記載の半導体装置の製造方法。 - (3)半導体基板の所望部分に垂直もしくは垂直に近い
側面を有する溝部を設ける工程と、溝部を含む半導体基
板全面に絶縁膜を形成する工程と、電極材料を前記溝部
の開口部幅の半分以上の厚さとなるように堆積して少な
くとも溝部の開口部まで電極材料で埋める工程と、前記
溝部上の一部を含む電極材料の領域もしくは溝部以外の
ゲート電極となるべき電極材料の領域の少なくともいず
れかをマスク材で覆つた後、電極材料を、マスク材及び
溝部以外の絶縁膜が露出するまでエッチングして溝部内
にMOSキャパシタ電極、溝部以外にキャパシタ電極と
接続する配線及び/又はゲート電極を形成する工程とを
具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62125604A JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62125604A JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15897879A Division JPS5681968A (en) | 1979-12-07 | 1979-12-07 | Manufacture of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6323352A true JPS6323352A (ja) | 1988-01-30 |
JPH0441507B2 JPH0441507B2 (ja) | 1992-07-08 |
Family
ID=14914236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62125604A Granted JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6323352A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
JPS5394191A (en) * | 1977-01-28 | 1978-08-17 | Toshiba Corp | Semiconductor device |
-
1987
- 1987-05-22 JP JP62125604A patent/JPS6323352A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
JPS5394191A (en) * | 1977-01-28 | 1978-08-17 | Toshiba Corp | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH0441507B2 (ja) | 1992-07-08 |
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