JPS6185857A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JPS6185857A JPS6185857A JP59207001A JP20700184A JPS6185857A JP S6185857 A JPS6185857 A JP S6185857A JP 59207001 A JP59207001 A JP 59207001A JP 20700184 A JP20700184 A JP 20700184A JP S6185857 A JPS6185857 A JP S6185857A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、トランジスタ１キャパシタ型半導体ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）におけるス
タックキャパシタの段差の低減化と製造工程を短縮でき
るようにした半導体メモリ素子の製造方法に関する。
ミックランダムアクセスメモリ（ＤＲＡＭ）におけるス
タックキャパシタの段差の低減化と製造工程を短縮でき
るようにした半導体メモリ素子の製造方法に関する。
（発明が解決しようとする問題点）
従来からＤＲＡＭの高密度化をはかる上で単位セル面積
当りの情報ＩＦＩＩ用−キャパシタ容量を増大させる試
みが種々なされてきている。たとえばＩＥＥＥ Ｔｒａ
ｎｓ、Ｅｌｅｅｔｒｏｎ Ｄｅｖｉｅｅｓ、Ｖｏｌ Ｅ
Ｄ−２７Ｎｏ、８Ｐ１５９８〜１６０１ （１９８０）
に開示されるように、キャパシタをフィールド酸化膜な
どの上に積み上げて、キャパシタを増大させるスタック
キャパシタが提案されている。
当りの情報ＩＦＩＩ用−キャパシタ容量を増大させる試
みが種々なされてきている。たとえばＩＥＥＥ Ｔｒａ
ｎｓ、Ｅｌｅｅｔｒｏｎ Ｄｅｖｉｅｅｓ、Ｖｏｌ Ｅ
Ｄ−２７Ｎｏ、８Ｐ１５９８〜１６０１ （１９８０）
に開示されるように、キャパシタをフィールド酸化膜な
どの上に積み上げて、キャパシタを増大させるスタック
キャパシタが提案されている。
スタックキャパシタセルでは、キャパシタを二つのポリ
シリコン層を用いて形成するためトランスファゲートｍ
Ｗを含み３層ポリシリコン構造となる。
シリコン層を用いて形成するためトランスファゲートｍ
Ｗを含み３層ポリシリコン構造となる。
（発明が解決しようとする問題点）
このため、メモリセル内での段差が大きくなり、コンタ
クトホールの開孔率が低下したり、アルミ配線の断切れ
が起こり、高製造歩留りが得られない欠点があった。
クトホールの開孔率が低下したり、アルミ配線の断切れ
が起こり、高製造歩留りが得られない欠点があった。
この発明は前記従来技術がもっている間雇点のうち、段
差が大きくなること製造歩留りが悪い点について解決し
た半導体メモリ素子の製造方法を提供するものである。
差が大きくなること製造歩留りが悪い点について解決し
た半導体メモリ素子の製造方法を提供するものである。
（１１１点を解決するための手段）
この発明は、半導体基板上に下層ポリシリコンを堆積さ
せて、この下層ポリシリコンに不純物をドープする工程
と、上記下層ポリシリコン上に窒化シリコン膜を堆積さ
せるとともにこの窒化シリコン膜をパターニングする工
程と、このバター二２ングされた窒化シリコン膜を耐酸
化マスクとして使用して上記下層ポリシリコンの露出し
た部分を熱酸化すると同時化上記窒化シリコン膜上に薄
い酸化膜を付ける工程と、この酸化膜上に上層ポリシリ
コンを堆積するとともにこの上層ポリシリコンに不純物
をドープする工程と、この上層ポリシリコンをパターニ
ングする工程とを経ろものである。
せて、この下層ポリシリコンに不純物をドープする工程
と、上記下層ポリシリコン上に窒化シリコン膜を堆積さ
せるとともにこの窒化シリコン膜をパターニングする工
程と、このバター二２ングされた窒化シリコン膜を耐酸
化マスクとして使用して上記下層ポリシリコンの露出し
た部分を熱酸化すると同時化上記窒化シリコン膜上に薄
い酸化膜を付ける工程と、この酸化膜上に上層ポリシリ
コンを堆積するとともにこの上層ポリシリコンに不純物
をドープする工程と、この上層ポリシリコンをパターニ
ングする工程とを経ろものである。
（作 用）
との発明によれば、以上のように半導体素子の製造工程
を経るようにしたので、半導体基板上に堆積させた下層
ポリシリコンに不純物をドープさせて導電性を与え、こ
の下層ポリシリコン上に窒化シリコン膜を堆積させると
ともにこの窒化シリコン膜をパターニングし、このパタ
ーニングされた窒化シリコン膜を耐酸化マスクとして使
用して、下層ポリシリコンの露出した部分を熱酸化する
と同時に窒化シリコン膜上に薄い酸化膜を付け、その上
に上層ポリシリコンを堆積するとともにこの上層ポリシ
リコンに不純物をドープして導電性を与え、この上層ポ
リシリコンをパターニングすることにより、前記１ＩＩ
ＩｊｆＩ点を除去できる。
を経るようにしたので、半導体基板上に堆積させた下層
ポリシリコンに不純物をドープさせて導電性を与え、こ
の下層ポリシリコン上に窒化シリコン膜を堆積させると
ともにこの窒化シリコン膜をパターニングし、このパタ
ーニングされた窒化シリコン膜を耐酸化マスクとして使
用して、下層ポリシリコンの露出した部分を熱酸化する
と同時に窒化シリコン膜上に薄い酸化膜を付け、その上
に上層ポリシリコンを堆積するとともにこの上層ポリシ
リコンに不純物をドープして導電性を与え、この上層ポ
リシリコンをパターニングすることにより、前記１ＩＩ
ＩｊｆＩ点を除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の＊施例につい
て図面に基づき説明する。第２図はその一実施例によっ
て製造された半導体メモリ素子の平面図であり、第３図
は第２図のｘ−ｘ’締の断ｍ儒である。
て図面に基づき説明する。第２図はその一実施例によっ
て製造された半導体メモリ素子の平面図であり、第３図
は第２図のｘ−ｘ’締の断ｍ儒である。
この第２図および第３図の両面において、１は比抵抗３
〜５Ω備のＰ型シリコン基板、？はチャネルストップ層
、３はフィールド酸化膜であり、Ｐ型シリコン基板１上
にトランスファゲートトランジスタのゲート酸化［Ｉ４
が形成されており、その上にトランス７アゲートトラン
ジスタのゲートＩＩＩ極およびワード線を兼ねる第１層
ポリシリコン５が形成され、ＰＷ２シリコン基板１には
Ｃ拡散層６が形成されている。
〜５Ω備のＰ型シリコン基板、？はチャネルストップ層
、３はフィールド酸化膜であり、Ｐ型シリコン基板１上
にトランスファゲートトランジスタのゲート酸化［Ｉ４
が形成されており、その上にトランス７アゲートトラン
ジスタのゲートＩＩＩ極およびワード線を兼ねる第１層
ポリシリコン５が形成され、ＰＷ２シリコン基板１には
Ｃ拡散層６が形成されている。
また、７はＮ＋ドライブイン時につく熱酸化膜であり、
この一部Ｂにコンタクトホールが設けられておりキャパ
シタの一方の電極である第２層ポリシリコン９とトラン
スファゲートの片方のＮ”拡ｆｉ層が接続されている。
この一部Ｂにコンタクトホールが設けられておりキャパ
シタの一方の電極である第２層ポリシリコン９とトラン
スファゲートの片方のＮ”拡ｆｉ層が接続されている。
この第２層ポリシリコン９上にキャパシタ用の窒化シリ
コン１ｌｆｉｌｏが形成されている。１１は第２層ポリ
シリコン９を熱酸化した酸化膜であり、この酸化［１１
の一部および窒化シリコン膜１０上にキャパシタのもう
一方の電極となる第３層ポリシリコン１２が形成されて
いる。
コン１ｌｆｉｌｏが形成されている。１１は第２層ポリ
シリコン９を熱酸化した酸化膜であり、この酸化［１１
の一部および窒化シリコン膜１０上にキャパシタのもう
一方の電極となる第３層ポリシリコン１２が形成されて
いる。
この第３層ポリシリコン１２上および酸化［１１の残り
部分の上に絶縁膜１３が形成されている。
部分の上に絶縁膜１３が形成されている。
なお、１４はコンタクトホールであや、このコンタクト
ホール１４を通して、アルミで形成されたビット綿１５
がＵ！１１ｉｍｘａ上に形成されている。
ホール１４を通して、アルミで形成されたビット綿１５
がＵ！１１ｉｍｘａ上に形成されている。
次に、上述した半導体メモリセルを得るこの発明の半導
体メモリセルの製造方法の一実施例について、第１図（
Ａ）〜第１図（Ｆ）を参照して説明する。まず、第１図
（Ａ）はＰ型シリコン基板１に選択酸化法によりチャネ
ルストップ層２、および膜厚６００ｎ＠のフィールド酸
化ｌ！３を形成する。
体メモリセルの製造方法の一実施例について、第１図（
Ａ）〜第１図（Ｆ）を参照して説明する。まず、第１図
（Ａ）はＰ型シリコン基板１に選択酸化法によりチャネ
ルストップ層２、および膜厚６００ｎ＠のフィールド酸
化ｌ！３を形成する。
続いて、第１図（Ｂ）（ζ示すように、９５０℃乾燥酸
素雰囲気中で熱酸化を行ない、膜厚２５ｎ＠のゲート酸
化膜４を形成し、その上に減圧ＣＶＤ （化。
素雰囲気中で熱酸化を行ない、膜厚２５ｎ＠のゲート酸
化膜４を形成し、その上に減圧ＣＶＤ （化。
学的気相成長）法により膜！Ｘ３００ｎｍの第１層ポリ
シリコン５を全面に堆積させ、この第１層ポリシリコン
５に導電性を与えるためリンを５Ｘ １０”ｃｍ−’程
度の濃度でドープする。
シリコン５を全面に堆積させ、この第１層ポリシリコン
５に導電性を与えるためリンを５Ｘ １０”ｃｍ−’程
度の濃度でドープする。
次いで、レジストをパターニングし、そのレジストをマ
スクにしてＣＦ４ガス番使用したプラズマエラチャによ
り第１層ポリシリコン５をエッチングする。レジストを
除去後、第１層ポリシリコン５をマスクにしてゲート酸
化膜４の不要部分をフッ酸溶液で除去する。
スクにしてＣＦ４ガス番使用したプラズマエラチャによ
り第１層ポリシリコン５をエッチングする。レジストを
除去後、第１層ポリシリコン５をマスクにしてゲート酸
化膜４の不要部分をフッ酸溶液で除去する。
次いで、第１図（Ｃ）に示すように、第１層ポリシリコ
ン５およびフィールド酸化膜３をマスクにして、と素を
６Ｘ、１０′′（至）−２のドーズ量でイオン注入して
自己整合的に１拡散Ｆ！’＄６を形成する。
ン５およびフィールド酸化膜３をマスクにして、と素を
６Ｘ、１０′′（至）−２のドーズ量でイオン注入して
自己整合的に１拡散Ｆ！’＄６を形成する。
次（１１で、・９００℃乾燥酸素雰囲気中においてドラ
イブインを行い、接合深さを０．２μｍとする。
イブインを行い、接合深さを０．２μｍとする。
この際、露出していたＰ型シリコン基板１および第１層
ポリシリコンＳ上に膜厚１５０ｎｍ程度の熱酸化膜７が
形成されている。Ｎ′″拡散層６と後述する第２層ポリ
シリコンとの接続をとるため、酸化膜７の一部にコンタ
クト８を開孔する。
ポリシリコンＳ上に膜厚１５０ｎｍ程度の熱酸化膜７が
形成されている。Ｎ′″拡散層６と後述する第２層ポリ
シリコンとの接続をとるため、酸化膜７の一部にコンタ
クト８を開孔する。
続いて、減圧ＣＶＤ法によゆ、第１図（Ｄ）に示すよう
に、第２１ＷＩポリシリコン９を１００ｒＩＩＩ＃Ｉ積
させろ。その後、この第２層ポリシリコン９に導電性を
持たせるためリンを５ Ｘ １０ ”ないしＩＸｌ ０
”ｃｌｎ−’の濃度でドープする。その後第２層ポリ
シリコン９上に窒化シリコン膜１０を減圧ＣＶＤ法によ
り２０ ｎ５Ｈ１積させ、レジストをマスクにしてＣＨ
Ｆ３ガスを用いたプラズマエラチャにより窒化シリコン
膜１０をエツチングする。次いで、レジストを除去する
と第１図（Ｄ）のような形状となる。
に、第２１ＷＩポリシリコン９を１００ｒＩＩＩ＃Ｉ積
させろ。その後、この第２層ポリシリコン９に導電性を
持たせるためリンを５ Ｘ １０ ”ないしＩＸｌ ０
”ｃｌｎ−’の濃度でドープする。その後第２層ポリ
シリコン９上に窒化シリコン膜１０を減圧ＣＶＤ法によ
り２０ ｎ５Ｈ１積させ、レジストをマスクにしてＣＨ
Ｆ３ガスを用いたプラズマエラチャにより窒化シリコン
膜１０をエツチングする。次いで、レジストを除去する
と第１図（Ｄ）のような形状となる。
次に、パターニングした窒化シリコン膜１０を耐酸化マ
スクとして９５０℃ウェット酸素雰囲気において、第２
層ポリシリコン９の露出部分をすべて第１図（Ｅ）に示
・すように、酸化膜１１に変えて第２層ポリシリコン９
をパターニングする。同時に窒化シリコン膜１０上には
２ないし４ｎｍの酸化ｌ１ｌ（図示せず）が形成されて
窒化シリコン膜１０のリーク電流が大幅に低減される。
スクとして９５０℃ウェット酸素雰囲気において、第２
層ポリシリコン９の露出部分をすべて第１図（Ｅ）に示
・すように、酸化膜１１に変えて第２層ポリシリコン９
をパターニングする。同時に窒化シリコン膜１０上には
２ないし４ｎｍの酸化ｌ１ｌ（図示せず）が形成されて
窒化シリコン膜１０のリーク電流が大幅に低減される。
次に、第１図（Ｆ）に示すように、第３層ポリシリコン
１２を減圧ＣＶＤ法により１５０ｎ■堆積させ、リンを
５ ｘｌ Ｑ ”ａｍ−’程度の濃度でドープし、第１
層ポリシリコン５と同様な方法でパターニングする。
１２を減圧ＣＶＤ法により１５０ｎ■堆積させ、リンを
５ ｘｌ Ｑ ”ａｍ−’程度の濃度でドープし、第１
層ポリシリコン５と同様な方法でパターニングする。
以後、図示はしないが絶縁膜として、ＰＳＧ（リンシリ
カガラス）をＣＶＤ法により６００１１ＰＩ堆積させ、
コンタクトホールを開孔させ、ビット綿となるアルミを
０８線する。最後に保護膜としてＰ、ＳＧをつけろ。
カガラス）をＣＶＤ法により６００１１ＰＩ堆積させ、
コンタクトホールを開孔させ、ビット綿となるアルミを
０８線する。最後に保護膜としてＰ、ＳＧをつけろ。
（発明の効果）
以上、詳細に説明したように、この発明の半導体メモリ
素子の製造方法によれば、キャパシタの！ｉ電体となる
窒化シリコン膜を耐酸化マスクとして使用し、第２層ポ
リシリコンの不要部分を酸化してパターニングするため
、第２層ポリシリコンによる段差がほとんどなくなり、
２Ｊ！！ｌポリシリコ゛ン構造とほぼ同程度の段差にお
さえられ、製造歩留りが向上する。
素子の製造方法によれば、キャパシタの！ｉ電体となる
窒化シリコン膜を耐酸化マスクとして使用し、第２層ポ
リシリコンの不要部分を酸化してパターニングするため
、第２層ポリシリコンによる段差がほとんどなくなり、
２Ｊ！！ｌポリシリコ゛ン構造とほぼ同程度の段差にお
さえられ、製造歩留りが向上する。
また酸化の際同時に窒化シリコン膜上に薄い酸化膜が形
成され、窒化シリコン膜のリーク電流が大幅に低減され
る効果があり、工程短縮の利点もある。
成され、窒化シリコン膜のリーク電流が大幅に低減され
る効果があり、工程短縮の利点もある。
第１図（＾）ないし第１図（Ｆ）はそれぞれこの発明の
半纏体メモリ素子の製造方法の一実施例の工程説明図、
第２図は同上半導体メモリ素子の製造方法により得られ
た半導体メモリの平面図、第３図は第２図のｘ−ｘ’線
の断面図である。 １・・・Ｐ型シリコン基板、５・・・第１層ポリシリコ
ン、９・・・第２Ｆｆ４ポリシリコン、１０・・・窒化
シリコン膜、１２・・・第３層ポリシリコン。 第１図 第１図 １： Ｐβシリコン芸１層 ５、第１１しｔτリンリコン ９°メ２４．４ｔソンフコン ＩＯ：窒化ンリコン弓饗 口２．第３４．ｔ：リンツコン
半纏体メモリ素子の製造方法の一実施例の工程説明図、
第２図は同上半導体メモリ素子の製造方法により得られ
た半導体メモリの平面図、第３図は第２図のｘ−ｘ’線
の断面図である。 １・・・Ｐ型シリコン基板、５・・・第１層ポリシリコ
ン、９・・・第２Ｆｆ４ポリシリコン、１０・・・窒化
シリコン膜、１２・・・第３層ポリシリコン。 第１図 第１図 １： Ｐβシリコン芸１層 ５、第１１しｔτリンリコン ９°メ２４．４ｔソンフコン ＩＯ：窒化ンリコン弓饗 口２．第３４．ｔ：リンツコン
Claims (1)
- 半導体基板上に下層ポリシリコンを堆積させそこに不
純物をドープする工程と、前記下層ポリシリコン上に窒
化シリコン膜を堆積させるとともにこの窒化シリコン膜
をパターニングする工程と、前記パターニングされた窒
化シリコン膜を耐酸化マスクとして使用して前記下層ポ
リシリコンの露出した部分を熱酸化すると同時に前記窒
化シリコン膜上に薄い酸化膜を付ける工程と、この酸化
膜上に上層ポリシリコンを堆積するとともにこの上層ポ
リシリコンに不純物をドープする工程と、前記上層ポリ
シリコンをパターニングする工程とよりなる半導体メモ
リ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207001A JPH0648718B2 (ja) | 1984-10-04 | 1984-10-04 | 半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207001A JPH0648718B2 (ja) | 1984-10-04 | 1984-10-04 | 半導体メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6185857A true JPS6185857A (ja) | 1986-05-01 |
| JPH0648718B2 JPH0648718B2 (ja) | 1994-06-22 |
Family
ID=16532545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207001A Expired - Lifetime JPH0648718B2 (ja) | 1984-10-04 | 1984-10-04 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648718B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124453A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0252465A (ja) * | 1988-08-17 | 1990-02-22 | Mitsubishi Electric Corp | 半導体装置 |
| US4907046A (en) * | 1987-03-20 | 1990-03-06 | Hitachi Ltd. | Semiconductor device with multilayer silicon oxide silicon nitride dielectric |
| JPH03165557A (ja) * | 1989-11-24 | 1991-07-17 | Mitsubishi Electric Corp | スタックドキャパシタセルを有する半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793572A (en) * | 1980-12-03 | 1982-06-10 | Nec Corp | Manufacture of semiconductor device |
| JPS594158A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-10-04 JP JP59207001A patent/JPH0648718B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| JPS63124453A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0648718B2 (ja) | 1994-06-22 |
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