JPS61207059A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS61207059A JPS61207059A JP60048812A JP4881285A JPS61207059A JP S61207059 A JPS61207059 A JP S61207059A JP 60048812 A JP60048812 A JP 60048812A JP 4881285 A JP4881285 A JP 4881285A JP S61207059 A JPS61207059 A JP S61207059A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法にかかり、とくに2
層ポリシリコン層を有するダイナミックメモリーセルの
該ポリシリコン層間の絶縁膜の形状を改善する方法に関
する・ 〔従来の技術〕 従来2膚ポリシリコン層構造の半導体記憶装置lトラン
ジスタタイプのダイナミックメモリセルは第1図のよう
に、シリコン基板21の一主面に、容量部の誘電体とな
るSin、膜22と8i3N、膜23とを有し、一方ト
ランジスタのゲート酸化膜21を有し、その上に容量プ
レートとなる第1のポリシリコン層24を気相成長で被
着したのち、拡散により、リンをドープしてNfiに変
える。しかる後バターニングし、次いで酸化により絶縁
膜26を形成し、ゲート電極となる第2のポリシリコン
層28との絶縁を行っている。
層ポリシリコン層を有するダイナミックメモリーセルの
該ポリシリコン層間の絶縁膜の形状を改善する方法に関
する・ 〔従来の技術〕 従来2膚ポリシリコン層構造の半導体記憶装置lトラン
ジスタタイプのダイナミックメモリセルは第1図のよう
に、シリコン基板21の一主面に、容量部の誘電体とな
るSin、膜22と8i3N、膜23とを有し、一方ト
ランジスタのゲート酸化膜21を有し、その上に容量プ
レートとなる第1のポリシリコン層24を気相成長で被
着したのち、拡散により、リンをドープしてNfiに変
える。しかる後バターニングし、次いで酸化により絶縁
膜26を形成し、ゲート電極となる第2のポリシリコン
層28との絶縁を行っている。
しかし高集積化の要請から、セル面積を少さくしても信
号電荷量を大きく取る九めに容量プレート24の下の絶
縁膜は第1図に示すように従来のSin、に代わっても
しくはSin、とともに8i、N4膜23を使用するよ
うになってきた。この場合、容量プレート24となる第
1ポリシリコン層24を酸化して絶縁膜26を形成する
と、8isN、膜23と接した部分29のポリシリコン
は酸化されにくく、絶縁膜が薄くなって耐圧が弱くなっ
たり、また、断面形状もくびれが見られるという欠点が
ある0 〔問題点を解決するための手段〕 本発明は、従来の欠点を解決する几めに酸化のされにく
いSi、N、膜と接した部分は、ポリシリコン中のリン
濃度を高くして、酸化され空すいようにし、父、ポリシ
リコンの上部は従来と同じくろいのリン濃度になるよう
にポリシリコン中のリン濃度をコントロールして必るこ
とをvi−徴とする。
号電荷量を大きく取る九めに容量プレート24の下の絶
縁膜は第1図に示すように従来のSin、に代わっても
しくはSin、とともに8i、N4膜23を使用するよ
うになってきた。この場合、容量プレート24となる第
1ポリシリコン層24を酸化して絶縁膜26を形成する
と、8isN、膜23と接した部分29のポリシリコン
は酸化されにくく、絶縁膜が薄くなって耐圧が弱くなっ
たり、また、断面形状もくびれが見られるという欠点が
ある0 〔問題点を解決するための手段〕 本発明は、従来の欠点を解決する几めに酸化のされにく
いSi、N、膜と接した部分は、ポリシリコン中のリン
濃度を高くして、酸化され空すいようにし、父、ポリシ
リコンの上部は従来と同じくろいのリン濃度になるよう
にポリシリコン中のリン濃度をコントロールして必るこ
とをvi−徴とする。
次に本発明について図面を参照して説明する。
第1図は本発明の実施例の断面図でめる。シリコン基板
11上に5i0112 、 Si3N413を形成し、
容量部の絶縁膜(誘電体膜)とする。まずポリシリコン
膜14を20001成長した後、950℃のリン雰囲気
中で30+拡散し、リンをドープする。
11上に5i0112 、 Si3N413を形成し、
容量部の絶縁膜(誘電体膜)とする。まずポリシリコン
膜14を20001成長した後、950℃のリン雰囲気
中で30+拡散し、リンをドープする。
次いで更にポリシリコン膜15を20001成長した後
、900℃のリン雰囲気中で20分拡散し、濃度の低い
リンをドープする。このポリシリコン膜14.15とで
第1のポリシリコン層とする。
、900℃のリン雰囲気中で20分拡散し、濃度の低い
リンをドープする。このポリシリコン膜14.15とで
第1のポリシリコン層とする。
次いでポリシリコン膜14.15をエツチングによシバ
ターニングしたのち、1000℃の酸化雰囲気中で熱処
理して、酸化膜16を形成し、第2のポリシリコン18
との絶縁膜とする。リンの濃度が高い下層のポリシリコ
ン膜は酸化速度が早いため厚く酸化膜16が形成され、
形状が良好となる。
ターニングしたのち、1000℃の酸化雰囲気中で熱処
理して、酸化膜16を形成し、第2のポリシリコン18
との絶縁膜とする。リンの濃度が高い下層のポリシリコ
ン膜は酸化速度が早いため厚く酸化膜16が形成され、
形状が良好となる。
〔発明の効果」
以上、実施例で説明したように、第1のポリシリコン層
のF層部分のりン譲度を上層部よりも高くすることによ
り、第1ポリシリコン層の側面のSi、N4膜と接した
部分の酸化膜の膜厚も薄くならないため、容量電極とな
る第1ポリシリコン層とトランジスタのゲート電極とな
る第2ポリシリコン層18と間の耐圧も上がり、又、形
状も良好となるという効果がある。
のF層部分のりン譲度を上層部よりも高くすることによ
り、第1ポリシリコン層の側面のSi、N4膜と接した
部分の酸化膜の膜厚も薄くならないため、容量電極とな
る第1ポリシリコン層とトランジスタのゲート電極とな
る第2ポリシリコン層18と間の耐圧も上がり、又、形
状も良好となるという効果がある。
第1図は本発明の実施例を示す断面図であり、第2図は
従来の方法による断面図である。 11.21・・・・・・シリコンJ[,12,22・・
・・・・容Jl fA S 10 を膜、13 、23
−−−−−・容N部di3N4膜、14.15.24・
・・・・・容量プレートとなる第1のポリシリコン、1
6.26・・・・・・第1ポリシリコンを酸化してでき
た5i(J2膜、17,27・・・・・・ゲート酸化I
L18,28・・・・・・トランジスタのゲート電極と
なる第2のポリシリコン、29・・・・・・層間絶縁膜
のくびれだ部分。 752、
従来の方法による断面図である。 11.21・・・・・・シリコンJ[,12,22・・
・・・・容Jl fA S 10 を膜、13 、23
−−−−−・容N部di3N4膜、14.15.24・
・・・・・容量プレートとなる第1のポリシリコン、1
6.26・・・・・・第1ポリシリコンを酸化してでき
た5i(J2膜、17,27・・・・・・ゲート酸化I
L18,28・・・・・・トランジスタのゲート電極と
なる第2のポリシリコン、29・・・・・・層間絶縁膜
のくびれだ部分。 752、
Claims (1)
- 絶縁膜上に形成した第1層目のポリシリコン層のリン
濃度が上方部より下方部の方が濃い状態になるように設
定する工程と、該第1層目のポリシリコン層をパターニ
ングする工程と、該第1層目のポリシリコン層を酸化し
て、その上に第2層目のポリシリコン層を形成する工程
とを有することを特徴とする半導体記憶装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60048812A JPS61207059A (ja) | 1985-03-12 | 1985-03-12 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60048812A JPS61207059A (ja) | 1985-03-12 | 1985-03-12 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61207059A true JPS61207059A (ja) | 1986-09-13 |
Family
ID=12813616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60048812A Pending JPS61207059A (ja) | 1985-03-12 | 1985-03-12 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61207059A (ja) |
-
1985
- 1985-03-12 JP JP60048812A patent/JPS61207059A/ja active Pending
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