JPS61207059A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS61207059A JPS61207059A JP60048812A JP4881285A JPS61207059A JP S61207059 A JPS61207059 A JP S61207059A JP 60048812 A JP60048812 A JP 60048812A JP 4881285 A JP4881285 A JP 4881285A JP S61207059 A JPS61207059 A JP S61207059A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法にかかり、とくに２
層ポリシリコン層を有するダイナミックメモリーセルの
該ポリシリコン層間の絶縁膜の形状を改善する方法に関
する・ 〔従来の技術〕 従来２膚ポリシリコン層構造の半導体記憶装置ｌトラン
ジスタタイプのダイナミックメモリセルは第１図のよう
に、シリコン基板２１の一主面に、容量部の誘電体とな
るＳｉｎ、膜２２と８ｉ３Ｎ、膜２３とを有し、一方ト
ランジスタのゲート酸化膜２１を有し、その上に容量プ
レートとなる第１のポリシリコン層２４を気相成長で被
着したのち、拡散により、リンをドープしてＮｆｉに変
える。しかる後バターニングし、次いで酸化により絶縁
膜２６を形成し、ゲート電極となる第２のポリシリコン
層２８との絶縁を行っている。
層ポリシリコン層を有するダイナミックメモリーセルの
該ポリシリコン層間の絶縁膜の形状を改善する方法に関
する・ 〔従来の技術〕 従来２膚ポリシリコン層構造の半導体記憶装置ｌトラン
ジスタタイプのダイナミックメモリセルは第１図のよう
に、シリコン基板２１の一主面に、容量部の誘電体とな
るＳｉｎ、膜２２と８ｉ３Ｎ、膜２３とを有し、一方ト
ランジスタのゲート酸化膜２１を有し、その上に容量プ
レートとなる第１のポリシリコン層２４を気相成長で被
着したのち、拡散により、リンをドープしてＮｆｉに変
える。しかる後バターニングし、次いで酸化により絶縁
膜２６を形成し、ゲート電極となる第２のポリシリコン
層２８との絶縁を行っている。
しかし高集積化の要請から、セル面積を少さくしても信
号電荷量を大きく取る九めに容量プレート２４の下の絶
縁膜は第１図に示すように従来のＳｉｎ、に代わっても
しくはＳｉｎ、とともに８ｉ、Ｎ４膜２３を使用するよ
うになってきた。この場合、容量プレート２４となる第
１ポリシリコン層２４を酸化して絶縁膜２６を形成する
と、８ｉｓＮ、膜２３と接した部分２９のポリシリコン
は酸化されにくく、絶縁膜が薄くなって耐圧が弱くなっ
たり、また、断面形状もくびれが見られるという欠点が
ある０ 〔問題点を解決するための手段〕 本発明は、従来の欠点を解決する几めに酸化のされにく
いＳｉ、Ｎ、膜と接した部分は、ポリシリコン中のリン
濃度を高くして、酸化され空すいようにし、父、ポリシ
リコンの上部は従来と同じくろいのリン濃度になるよう
にポリシリコン中のリン濃度をコントロールして必るこ
とをｖｉ−徴とする。
号電荷量を大きく取る九めに容量プレート２４の下の絶
縁膜は第１図に示すように従来のＳｉｎ、に代わっても
しくはＳｉｎ、とともに８ｉ、Ｎ４膜２３を使用するよ
うになってきた。この場合、容量プレート２４となる第
１ポリシリコン層２４を酸化して絶縁膜２６を形成する
と、８ｉｓＮ、膜２３と接した部分２９のポリシリコン
は酸化されにくく、絶縁膜が薄くなって耐圧が弱くなっ
たり、また、断面形状もくびれが見られるという欠点が
ある０ 〔問題点を解決するための手段〕 本発明は、従来の欠点を解決する几めに酸化のされにく
いＳｉ、Ｎ、膜と接した部分は、ポリシリコン中のリン
濃度を高くして、酸化され空すいようにし、父、ポリシ
リコンの上部は従来と同じくろいのリン濃度になるよう
にポリシリコン中のリン濃度をコントロールして必るこ
とをｖｉ−徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例の断面図でめる。シリコン基板
１１上に５ｉ０１１２ 、 Ｓｉ３Ｎ４１３を形成し、
容量部の絶縁膜（誘電体膜）とする。まずポリシリコン
膜１４を２０００１成長した後、９５０℃のリン雰囲気
中で３０＋拡散し、リンをドープする。
１１上に５ｉ０１１２ 、 Ｓｉ３Ｎ４１３を形成し、
容量部の絶縁膜（誘電体膜）とする。まずポリシリコン
膜１４を２０００１成長した後、９５０℃のリン雰囲気
中で３０＋拡散し、リンをドープする。
次いで更にポリシリコン膜１５を２０００１成長した後
、９００℃のリン雰囲気中で２０分拡散し、濃度の低い
リンをドープする。このポリシリコン膜１４．１５とで
第１のポリシリコン層とする。
、９００℃のリン雰囲気中で２０分拡散し、濃度の低い
リンをドープする。このポリシリコン膜１４．１５とで
第１のポリシリコン層とする。
次いでポリシリコン膜１４．１５をエツチングによシバ
ターニングしたのち、１０００℃の酸化雰囲気中で熱処
理して、酸化膜１６を形成し、第２のポリシリコン１８
との絶縁膜とする。リンの濃度が高い下層のポリシリコ
ン膜は酸化速度が早いため厚く酸化膜１６が形成され、
形状が良好となる。
ターニングしたのち、１０００℃の酸化雰囲気中で熱処
理して、酸化膜１６を形成し、第２のポリシリコン１８
との絶縁膜とする。リンの濃度が高い下層のポリシリコ
ン膜は酸化速度が早いため厚く酸化膜１６が形成され、
形状が良好となる。
〔発明の効果」
以上、実施例で説明したように、第１のポリシリコン層
のＦ層部分のりン譲度を上層部よりも高くすることによ
り、第１ポリシリコン層の側面のＳｉ、Ｎ４膜と接した
部分の酸化膜の膜厚も薄くならないため、容量電極とな
る第１ポリシリコン層とトランジスタのゲート電極とな
る第２ポリシリコン層１８と間の耐圧も上がり、又、形
状も良好となるという効果がある。
のＦ層部分のりン譲度を上層部よりも高くすることによ
り、第１ポリシリコン層の側面のＳｉ、Ｎ４膜と接した
部分の酸化膜の膜厚も薄くならないため、容量電極とな
る第１ポリシリコン層とトランジスタのゲート電極とな
る第２ポリシリコン層１８と間の耐圧も上がり、又、形
状も良好となるという効果がある。
第１図は本発明の実施例を示す断面図であり、第２図は
従来の方法による断面図である。 １１．２１・・・・・・シリコンＪ［，１２，２２・・
・・・・容Ｊｌ ｆＡ Ｓ １０ を膜、１３ 、２３
−−−−−・容Ｎ部ｄｉ３Ｎ４膜、１４．１５．２４・
・・・・・容量プレートとなる第１のポリシリコン、１
６．２６・・・・・・第１ポリシリコンを酸化してでき
た５ｉ（Ｊ２膜、１７，２７・・・・・・ゲート酸化Ｉ
Ｌ１８，２８・・・・・・トランジスタのゲート電極と
なる第２のポリシリコン、２９・・・・・・層間絶縁膜
のくびれだ部分。 ７５２、
従来の方法による断面図である。 １１．２１・・・・・・シリコンＪ［，１２，２２・・
・・・・容Ｊｌ ｆＡ Ｓ １０ を膜、１３ 、２３
−−−−−・容Ｎ部ｄｉ３Ｎ４膜、１４．１５．２４・
・・・・・容量プレートとなる第１のポリシリコン、１
６．２６・・・・・・第１ポリシリコンを酸化してでき
た５ｉ（Ｊ２膜、１７，２７・・・・・・ゲート酸化Ｉ
Ｌ１８，２８・・・・・・トランジスタのゲート電極と
なる第２のポリシリコン、２９・・・・・・層間絶縁膜
のくびれだ部分。 ７５２、
Claims (1)
- 絶縁膜上に形成した第１層目のポリシリコン層のリン
濃度が上方部より下方部の方が濃い状態になるように設
定する工程と、該第１層目のポリシリコン層をパターニ
ングする工程と、該第１層目のポリシリコン層を酸化し
て、その上に第２層目のポリシリコン層を形成する工程
とを有することを特徴とする半導体記憶装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048812A JPS61207059A (ja) | 1985-03-12 | 1985-03-12 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048812A JPS61207059A (ja) | 1985-03-12 | 1985-03-12 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61207059A true JPS61207059A (ja) | 1986-09-13 |
Family
ID=12813616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048812A Pending JPS61207059A (ja) | 1985-03-12 | 1985-03-12 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61207059A (ja) |
-
1985
- 1985-03-12 JP JP60048812A patent/JPS61207059A/ja active Pending
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