JPH02156564A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH02156564A JPH02156564A JP63311111A JP31111188A JPH02156564A JP H02156564 A JPH02156564 A JP H02156564A JP 63311111 A JP63311111 A JP 63311111A JP 31111188 A JP31111188 A JP 31111188A JP H02156564 A JPH02156564 A JP H02156564A
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- silicon oxide
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000003860 storage Methods 0.000 title claims description 5
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 230000004888 barrier function Effects 0.000 abstract description 13
- 230000008021 deposition Effects 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 13
- 239000000969 carrier Substances 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 208000032376 Lung infection Diseases 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高信頼性で高密度な半導体記憶装置の製造方
法に関するものである。
法に関するものである。
従来の技術
第２図（ａ）に示すように、不純物導入されたポリシリ
コンやシリコン基板等の容量電極１０とシリコン窒化膜
９を直接接触させて二つの容量電極１０間に電圧差を加
えると、ＭＯＳダイナミックメモノの蓄積容量はシリコ
ン窒化膜９のキャリアに対するバリア高さが低いので、
容量電極１０からのキャリアの動きは１６に示されるよ
うになりキャリアが注入されやすくなって、リーク電流
を増すことになる。
コンやシリコン基板等の容量電極１０とシリコン窒化膜
９を直接接触させて二つの容量電極１０間に電圧差を加
えると、ＭＯＳダイナミックメモノの蓄積容量はシリコ
ン窒化膜９のキャリアに対するバリア高さが低いので、
容量電極１０からのキャリアの動きは１６に示されるよ
うになりキャリアが注入されやすくなって、リーク電流
を増すことになる。
これを抑えるため、従来第２図（ｂ）に示すように容量
電極１０とシリコン窒化膜９の間にバリア高さがシリコ
ン窒化膜９に比べて高いバリアシリコン酸化膜１１を挟
むことが行われ、前記シリコン酸化膜１１の形成方法と
して、（ｉ）シリコン基板またはポリシリコンの熱酸化
によるもの（ｉｉ ）減圧窒化膜堆積炉に入れる際の大
気中での自然酸化膜をそのまま利用するものなどが用い
られてきた。
電極１０とシリコン窒化膜９の間にバリア高さがシリコ
ン窒化膜９に比べて高いバリアシリコン酸化膜１１を挟
むことが行われ、前記シリコン酸化膜１１の形成方法と
して、（ｉ）シリコン基板またはポリシリコンの熱酸化
によるもの（ｉｉ ）減圧窒化膜堆積炉に入れる際の大
気中での自然酸化膜をそのまま利用するものなどが用い
られてきた。
従来の方法であれば、面方位の異なる幾つかの面を有す
るシリコン基板上に容量絶縁膜としてシリコン酸化膜を
形成する場合、前記シリコン酸化膜１１の膜厚にバラツ
キが生じる。典型的には第３図（ａ）に示すトレンチ形
容量である。この場合、シリコン基板１に掘られた溝に
は異なる面方位を有する面６，７．８が存在するが、こ
れを従来の方法でシリコン酸化膜を形成すると第３図（
ａ）に示すように、バリアシリコン酸化膜１３が各面方
位を有する所で異なる膜厚となる。その後シリコン窒化
膜３を堆積した後、その表層にシリコン酸化１１４を形
成し、ポリシリコン電極５を形成した場合、この三層絶
縁膜では良好な絶縁耐圧が得られない。
るシリコン基板上に容量絶縁膜としてシリコン酸化膜を
形成する場合、前記シリコン酸化膜１１の膜厚にバラツ
キが生じる。典型的には第３図（ａ）に示すトレンチ形
容量である。この場合、シリコン基板１に掘られた溝に
は異なる面方位を有する面６，７．８が存在するが、こ
れを従来の方法でシリコン酸化膜を形成すると第３図（
ａ）に示すように、バリアシリコン酸化膜１３が各面方
位を有する所で異なる膜厚となる。その後シリコン窒化
膜３を堆積した後、その表層にシリコン酸化１１４を形
成し、ポリシリコン電極５を形成した場合、この三層絶
縁膜では良好な絶縁耐圧が得られない。
また、第２図（ｂ）に示すようにポリシリコン１２上に
容量絶縁膜としてシリコン酸化膜を形成する場合〈スタ
ック型容量〉、面方位の違いによる膜厚差に加えて、粒
界での増速酸化１５が起こりバリアシリコン酸化膜１４
の膜厚バラツキが更に大きくなる。同様に三層絶縁膜を
形成した場合、バリアシリコン酸化膜１４の膜厚バラツ
キのため、前記三層絶縁膜の絶縁耐圧を劣化させる。
容量絶縁膜としてシリコン酸化膜を形成する場合〈スタ
ック型容量〉、面方位の違いによる膜厚差に加えて、粒
界での増速酸化１５が起こりバリアシリコン酸化膜１４
の膜厚バラツキが更に大きくなる。同様に三層絶縁膜を
形成した場合、バリアシリコン酸化膜１４の膜厚バラツ
キのため、前記三層絶縁膜の絶縁耐圧を劣化させる。
発明が解決しようとする課題
しかし、かかる構成によれば、バリアシリコン酸化膜（
下地シリコン酸化膜）の膜厚バラツキが三層絶縁膜の絶
縁耐圧を劣化させるという問題があった。
下地シリコン酸化膜）の膜厚バラツキが三層絶縁膜の絶
縁耐圧を劣化させるという問題があった。
本発明は、上述の問題点に鑑みて試されたもので、バリ
アシリコン酸化膜厚を均一化し、三層絶縁膜が良好な絶
縁耐圧を有する半導体記憶装置の本発明は上述の課組を
解決するため、自然酸化膜を成長させずに堆積酸化膜で
三層絶縁膜の下地シリコン酸化膜を形成させるという構
成を備えたものである。
アシリコン酸化膜厚を均一化し、三層絶縁膜が良好な絶
縁耐圧を有する半導体記憶装置の本発明は上述の課組を
解決するため、自然酸化膜を成長させずに堆積酸化膜で
三層絶縁膜の下地シリコン酸化膜を形成させるという構
成を備えたものである。
作用
本発明は上述の構成によって、下地シリコン酸化膜が堆
積によって形成されるために膜厚のバラツキがな（、三
層絶縁膜は良好な絶縁耐圧を有することが可能となる。
積によって形成されるために膜厚のバラツキがな（、三
層絶縁膜は良好な絶縁耐圧を有することが可能となる。
実施例
第１図（ａ）、 （ｂ）はそれぞれ本発明の一実施例に
よるトレンチ型容量およびスタック型容量の構造を示す
断面図である。まず第１図（ａ）を用いて、本発明のト
レンチ型容量について説明する。
よるトレンチ型容量およびスタック型容量の構造を示す
断面図である。まず第１図（ａ）を用いて、本発明のト
レンチ型容量について説明する。
シリコン基板１に掘られた溝（トレンチ）内部には高濃
度に不純物を導入し、前記トレンチにはトレンチエッチ
の時に異なる面方位を有する面６．７．８が存在する。
度に不純物を導入し、前記トレンチにはトレンチエッチ
の時に異なる面方位を有する面６．７．８が存在する。
前記溝を有するシリコン基板１上にバリアシリコン酸化
膜を形成する際、自然酸化膜を完全に除去した後減圧Ｃ
ＶＤ法によりＣＶＤシリコン酸化膜２を堆積する。この
時、ＣＶＤシリコン酸化膜２形成条件は、３００℃以下
の低温で減圧ＣＶＤ炉に挿入し、１０Ｔｏ ｒ ｒ以下
に減圧した後、昇温して５０Ａ以下の例えば３０ＡのＣ
ＶＤシリコン酸化膜２を形成する。
膜を形成する際、自然酸化膜を完全に除去した後減圧Ｃ
ＶＤ法によりＣＶＤシリコン酸化膜２を堆積する。この
時、ＣＶＤシリコン酸化膜２形成条件は、３００℃以下
の低温で減圧ＣＶＤ炉に挿入し、１０Ｔｏ ｒ ｒ以下
に減圧した後、昇温して５０Ａ以下の例えば３０ＡのＣ
ＶＤシリコン酸化膜２を形成する。
３００℃以下であれば、シリコン基板１上に形成される
自然酸化膜は十分薄（、生じる膜厚バラツキは無視でき
る。また１ ０Ｔｏ ｒ ｒ以下であれば昇温しても同
様に、自然酸化膜は十分薄（、生じる膜厚バラツキは無
視できる。本発明によれば、ＣＶＤシリコン酸化膜２は
いかなる面方位を有する面においても膜厚は均一となる
。この上に６ＯＡのシリコン窒化膜３をＣＶＤ法により
堆積し、その表層に例えば８５０℃のパイロ雰囲気中で
３０分間処理してシリコン酸化膜４を形成し、約０．４
μｍのポリシリコン電極５を形成した場合、この三層絶
縁膜は良好な絶縁耐圧を有する。
自然酸化膜は十分薄（、生じる膜厚バラツキは無視でき
る。また１ ０Ｔｏ ｒ ｒ以下であれば昇温しても同
様に、自然酸化膜は十分薄（、生じる膜厚バラツキは無
視できる。本発明によれば、ＣＶＤシリコン酸化膜２は
いかなる面方位を有する面においても膜厚は均一となる
。この上に６ＯＡのシリコン窒化膜３をＣＶＤ法により
堆積し、その表層に例えば８５０℃のパイロ雰囲気中で
３０分間処理してシリコン酸化膜４を形成し、約０．４
μｍのポリシリコン電極５を形成した場合、この三層絶
縁膜は良好な絶縁耐圧を有する。
次に第２図（ｂ）を用いて、本発明のスタック型容量に
ついて説明する。
ついて説明する。
シリコン基板１上に形成され、高濃度に不純物が導入さ
れたポリシリコン電極１２上にバリアシリコン酸化膜を
形成する際、自然酸化膜を完全に除去した後、減圧ＣＶ
Ｄ法によりＣＶＤシリコン酸化膜２を堆積し、その堆積
条件は上記の堆積条件と同様である。本発明によれば、
面方位の違いよる膜厚差および粒界での増速酸化が起こ
らないため、ＣＶＤシリコン酸化膜２は均一に形成でき
る。その後、同様な工程により形成された三層絶縁膜は
良好な絶縁耐圧を有する。
れたポリシリコン電極１２上にバリアシリコン酸化膜を
形成する際、自然酸化膜を完全に除去した後、減圧ＣＶ
Ｄ法によりＣＶＤシリコン酸化膜２を堆積し、その堆積
条件は上記の堆積条件と同様である。本発明によれば、
面方位の違いよる膜厚差および粒界での増速酸化が起こ
らないため、ＣＶＤシリコン酸化膜２は均一に形成でき
る。その後、同様な工程により形成された三層絶縁膜は
良好な絶縁耐圧を有する。
なお本実施例ではＣＶＤシリコン酸化膜２の堆積条件は
上記した条件に限らず、シリコン基板１またはポリシリ
コン電極１２上に自然酸化膜が生じないでＣＶＤシリコ
ン酸化膜が形成できる方法であれば良いことは言うまで
もない。
上記した条件に限らず、シリコン基板１またはポリシリ
コン電極１２上に自然酸化膜が生じないでＣＶＤシリコ
ン酸化膜が形成できる方法であれば良いことは言うまで
もない。
発明の効果
以上の説明から明らかなように、本発明は自然酸化膜を
成長させずに堆積酸化膜で三層絶縁膜の下地バリアシリ
コン酸化膜を形成することによって、極めて簡易な処理
で下地シリコン酸化膜の膜厚バラツキがなく、ＤＲＡＭ
蓄積容量絶縁膜の実効的信頼性を向上させることができ
る。このことは工業的に実用的価値が高い。
成長させずに堆積酸化膜で三層絶縁膜の下地バリアシリ
コン酸化膜を形成することによって、極めて簡易な処理
で下地シリコン酸化膜の膜厚バラツキがなく、ＤＲＡＭ
蓄積容量絶縁膜の実効的信頼性を向上させることができ
る。このことは工業的に実用的価値が高い。
第１図（ａ）、 （ｂ）はそれぞれ本発明の一実施例に
よるトレンチ型容量およびスタック型容量の構造を示す
断面図、第２図（ａ）、 （ｂ）は容量を形成する誘電
体膜として、それぞれシリコン窒化膜および三層絶縁膜
を用いた時のバンド図、第３図（ａ）、 （ｂ）はそれ
ぞれ従来のトレンチ型容量およびスタック型容量の構造
を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・ＣＶＤシ
リコン酸化膜、３・・・・・・シリコン窒化膜、４・・
・・・・シリコン酸化膜、５・・・・・・ポリシリコン
電極（上層）、６゜７．８・・・・・・異なる面方位の
面、１２・・・・・・ポリシリコン電極（下層）。 代理人の氏名 弁理士 粟野重孝 ほか１名ｌ −・ ２−・− ３−・・ ４−・＝ ５−・− シリコン暮柄 ＣＶＯシリコ″／肺化膿 シリコン富化類 シリコン酸化層 ゴリシリコン電Ｗ１（Ｊ：ｌ） ？−シリコン讐１ｔ１．順 １０−一容量を穀
よるトレンチ型容量およびスタック型容量の構造を示す
断面図、第２図（ａ）、 （ｂ）は容量を形成する誘電
体膜として、それぞれシリコン窒化膜および三層絶縁膜
を用いた時のバンド図、第３図（ａ）、 （ｂ）はそれ
ぞれ従来のトレンチ型容量およびスタック型容量の構造
を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・ＣＶＤシ
リコン酸化膜、３・・・・・・シリコン窒化膜、４・・
・・・・シリコン酸化膜、５・・・・・・ポリシリコン
電極（上層）、６゜７．８・・・・・・異なる面方位の
面、１２・・・・・・ポリシリコン電極（下層）。 代理人の氏名 弁理士 粟野重孝 ほか１名ｌ −・ ２−・− ３−・・ ４−・＝ ５−・− シリコン暮柄 ＣＶＯシリコ″／肺化膿 シリコン富化類 シリコン酸化層 ゴリシリコン電Ｗ１（Ｊ：ｌ） ？−シリコン讐１ｔ１．順 １０−一容量を穀
Claims (1)
- 半導体基板あるいは半導体基板上に形成されたポリシリ
コンに高濃度に不純物を導入して電荷蓄積容量の第１の
電極を形成する工程と、前記半導体基板あるいは前記ポ
リシリコン表面に成長した自然酸化膜を除去し、前記半
導体基板あるいは前記ポリシリコン上にＣＶＤ法を用い
てシリコン酸化膜を堆積し、前記シリコン酸化膜上にシ
リコン窒化膜を堆積する工程と、前記シリコン窒化膜の
上層を酸化して形成されたシリコン酸化膜上に電荷蓄積
容量の第２の電極を形成する工程からなる半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311111A JPH02156564A (ja) | 1988-12-08 | 1988-12-08 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311111A JPH02156564A (ja) | 1988-12-08 | 1988-12-08 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156564A true JPH02156564A (ja) | 1990-06-15 |
Family
ID=18013279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311111A Pending JPH02156564A (ja) | 1988-12-08 | 1988-12-08 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02156564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326842A (ja) * | 1991-12-28 | 1993-12-10 | Nec Corp | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085555A (ja) * | 1983-10-18 | 1985-05-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
-
1988
- 1988-12-08 JP JP63311111A patent/JPH02156564A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085555A (ja) * | 1983-10-18 | 1985-05-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326842A (ja) * | 1991-12-28 | 1993-12-10 | Nec Corp | 半導体装置およびその製造方法 |
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