JPH0399473A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH0399473A JPH0399473A JP23626789A JP23626789A JPH0399473A JP H0399473 A JPH0399473 A JP H0399473A JP 23626789 A JP23626789 A JP 23626789A JP 23626789 A JP23626789 A JP 23626789A JP H0399473 A JPH0399473 A JP H0399473A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- film
- oxide film
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title description 10
- 150000004767 nitrides Chemical class 0.000 claims abstract description 26
- 239000002131 composite material Substances 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 22
- 230000003647 oxidation Effects 0.000 abstract description 17
- 238000007254 oxidation reaction Methods 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- -1 Boron ions Chemical class 0.000 description 1
- FIPWRIJSWJWJAI-UHFFFAOYSA-N Butyl carbitol 6-propylpiperonyl ether Chemical compound C1=C(CCC)C(COCCOCCOCCCC)=CC2=C1OCO2 FIPWRIJSWJWJAI-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に多層電極構造(少なくとも浮遊ゲート
電極と制御ゲート電極を含む)を有し、その電極間に例
えば酸化膜、窒化膜、酸化膜からなる多層の絶縁膜を形
成した浮遊ゲート電極型の半導体記憶装置およびその製
造方法に関するものである。
電極と制御ゲート電極を含む)を有し、その電極間に例
えば酸化膜、窒化膜、酸化膜からなる多層の絶縁膜を形
成した浮遊ゲート電極型の半導体記憶装置およびその製
造方法に関するものである。
EPROM、E2PROM装置等の多層電極構造を有す
る浮遊ゲート電極型の半導体記憶装置の性能・信頼性を
決定する要因の1つに浮遊ゲート電極と制御ゲート電極
間の絶縁膜の品質がある。
る浮遊ゲート電極型の半導体記憶装置の性能・信頼性を
決定する要因の1つに浮遊ゲート電極と制御ゲート電極
間の絶縁膜の品質がある。
この絶縁膜には、「■メモリセルの書き込み特性を向上
させるためできるだけ膜厚を薄くして電極間の容量を大
きくしたい」ことと、「■ひとたび浮遊ゲート電極に蓄
えられた電子が非制御時に電界のストレス等により移動
することがないようにしたい」という相反する2つの性
能が要求される。
させるためできるだけ膜厚を薄くして電極間の容量を大
きくしたい」ことと、「■ひとたび浮遊ゲート電極に蓄
えられた電子が非制御時に電界のストレス等により移動
することがないようにしたい」という相反する2つの性
能が要求される。
つまり薄くて耐圧の高い欠陥のない絶縁膜が求められる
。
。
この要求に対する一つの解を下記に説明する。
これは、浮遊ゲート電極の上面のみに酸化防止膜(窒化
膜)を設けた状態で酸化を行うことにより、浮遊ゲート
電極部材の端部における酸化膜の厚さを、浮遊ゲート電
極部材の中央部分上面の酸化膜の厚さに比べて厚くする
構造とすることにより、強い電界が生じやすい浮遊ゲー
ト電極端部の屈曲部の絶縁膜は厚く、電極間の容量の大
部分を決定する浮遊ゲート電極部材の中央部上面の膜厚
は薄くしたものである。
膜)を設けた状態で酸化を行うことにより、浮遊ゲート
電極部材の端部における酸化膜の厚さを、浮遊ゲート電
極部材の中央部分上面の酸化膜の厚さに比べて厚くする
構造とすることにより、強い電界が生じやすい浮遊ゲー
ト電極端部の屈曲部の絶縁膜は厚く、電極間の容量の大
部分を決定する浮遊ゲート電極部材の中央部上面の膜厚
は薄くしたものである。
第4図は上述の半導体記憶装置の断面図(メモリ・トラ
ンジスタのチャネル幅方向の断面図〉を示している。
ンジスタのチャネル幅方向の断面図〉を示している。
第5図a % eは第4図の半導体記憶装置の製造工程
を示したもので、以下工程順に説明する。
を示したもので、以下工程順に説明する。
まず、第5図aに示すように、シリコン基板1の一主面
上に厚さ約0.6−のフィード酸化膜2と、厚さ約30
0人の第1ゲート酸化膜3を形成した後、メモリトラン
ジスタのしきい値電圧vthを制御するために0.5〜
2.OX lO”2/cd程度のボロンイオンを注入し
チャネルドープ層4を決定する。
上に厚さ約0.6−のフィード酸化膜2と、厚さ約30
0人の第1ゲート酸化膜3を形成した後、メモリトラン
ジスタのしきい値電圧vthを制御するために0.5〜
2.OX lO”2/cd程度のボロンイオンを注入し
チャネルドープ層4を決定する。
次に、第5図すに糸すように、浮遊ゲート電極となる第
1多結晶シリコン膜5をCVD法により生成し、リンを
ドープする。続いて熱酸化法又は気相成長法(CVD法
)により厚さ100〜300人程度の第1堆積化膜6を
生成した後、その上に減圧CVD法等により、厚さ20
0〜400人程度の窒化堆積を生成する。
1多結晶シリコン膜5をCVD法により生成し、リンを
ドープする。続いて熱酸化法又は気相成長法(CVD法
)により厚さ100〜300人程度の第1堆積化膜6を
生成した後、その上に減圧CVD法等により、厚さ20
0〜400人程度の窒化堆積を生成する。
次に、第5図Cに示すように、所望の形状に形成された
レジスト8をマスクにして、EPROMのメモリトラン
ジスタのチャネル幅方向の浮遊ゲート電極長さIを決め
るように、前記窒化膜7゜第1の酸化膜6及び第1多結
晶シリコン膜5を異方性エツチングにより順次エツチン
グする。このとき浮遊ゲート電極5aが形成される。
レジスト8をマスクにして、EPROMのメモリトラン
ジスタのチャネル幅方向の浮遊ゲート電極長さIを決め
るように、前記窒化膜7゜第1の酸化膜6及び第1多結
晶シリコン膜5を異方性エツチングにより順次エツチン
グする。このとき浮遊ゲート電極5aが形成される。
続いて、第5図dに示すように、前記レジスト8を除去
した後、表面全体を熱酸化する。このとき、浮遊ゲート
電極5aの上面は窒化膜7で覆われているため、数人程
度しか酸化されないが、浮遊ゲート電極5aの側面には
、多結晶シリコンが酸化されることにより酸化膜9aが
形成される。その結果、浮遊ゲート電極5a端部の屈曲
部の絶縁膜(酸化膜9a)部分は厚く、一方電極間の容
量の大部分を決定する浮遊ゲート電極5aの中央部上面
の絶縁膜は薄くすることができる。
した後、表面全体を熱酸化する。このとき、浮遊ゲート
電極5aの上面は窒化膜7で覆われているため、数人程
度しか酸化されないが、浮遊ゲート電極5aの側面には
、多結晶シリコンが酸化されることにより酸化膜9aが
形成される。その結果、浮遊ゲート電極5a端部の屈曲
部の絶縁膜(酸化膜9a)部分は厚く、一方電極間の容
量の大部分を決定する浮遊ゲート電極5aの中央部上面
の絶縁膜は薄くすることができる。
次に、第5図eに示すように、制御電極となる第2多結
晶シリコン膜!0をCVD法により生成し、リンをドー
プする。
晶シリコン膜!0をCVD法により生成し、リンをドー
プする。
この後、図示では省略するが、前記第2多結晶シリコン
膜1G上に所望の形状に形成されたレジストをマスクに
して、制御ゲート電極10aと、制御ゲート電極10a
と浮遊ゲート電極5aの間の絶縁膜(酸化膜6.窒化膜
7.酸化膜9)と、浮遊ゲート電極5aとを順次自己整
合的に異方性ドライエツチング法によりエツチングして
、メモリトランジスタのチャネル長を決定する。またソ
ース・ドレイン領域11.12は砒素をイオン注入する
ことにより形成される。最後にスムースコートコンタク
ト。
膜1G上に所望の形状に形成されたレジストをマスクに
して、制御ゲート電極10aと、制御ゲート電極10a
と浮遊ゲート電極5aの間の絶縁膜(酸化膜6.窒化膜
7.酸化膜9)と、浮遊ゲート電極5aとを順次自己整
合的に異方性ドライエツチング法によりエツチングして
、メモリトランジスタのチャネル長を決定する。またソ
ース・ドレイン領域11.12は砒素をイオン注入する
ことにより形成される。最後にスムースコートコンタク
ト。
AI配線、パッシベーション膜等を公知の技術により形
成しEPROM装置を完成させる。
成しEPROM装置を完成させる。
そして、以上の様なEPROM装置の構造は、特公昭5
7−93578号公報、特公昭59−161874号公
報等に示されている。
7−93578号公報、特公昭59−161874号公
報等に示されている。
上記のような従来の多層電極構造を有した浮遊ゲート電
極型半導体記憶装置には以下のような問題点がある。
極型半導体記憶装置には以下のような問題点がある。
■浮遊ゲート電極5aの側面に形成される酸化膜9aは
、その酸化生成方法により脆弱になることがあり、浮遊
ゲート電極5aと制御ゲート電極10a間の絶縁耐圧が
低くなる。また、浮遊ゲート電極5aに蓄えられた電子
が漏洩しやすくなる。
、その酸化生成方法により脆弱になることがあり、浮遊
ゲート電極5aと制御ゲート電極10a間の絶縁耐圧が
低くなる。また、浮遊ゲート電極5aに蓄えられた電子
が漏洩しやすくなる。
■浮遊ゲート電極5aの側面自体が酸化されることによ
り、浮遊ゲート電極5aの総面積が減少し、メモリトラ
ンジスタの書き込み特性が悪くなる。
り、浮遊ゲート電極5aの総面積が減少し、メモリトラ
ンジスタの書き込み特性が悪くなる。
次に、上記問題点について第3図にもとづいて詳細に説
明する。
明する。
EPROMのメモリトランジスタへの書込動作時におい
て、制御電極10aに印加される電圧v1は、制御ゲー
ト電極10a、浮遊ゲート電極5a及び電極間絶縁膜6
0からなるキャパシタC1と、浮遊ゲート電極5a、シ
リコン基板1及び第1ゲート酸化シリコン膜3からなる
キャパシタC3とにより容量分割され、それぞれ電圧V
、、V、に配分される。
て、制御電極10aに印加される電圧v1は、制御ゲー
ト電極10a、浮遊ゲート電極5a及び電極間絶縁膜6
0からなるキャパシタC1と、浮遊ゲート電極5a、シ
リコン基板1及び第1ゲート酸化シリコン膜3からなる
キャパシタC3とにより容量分割され、それぞれ電圧V
、、V、に配分される。
そして、書込動作時に書き込みの効率を決定するのはキ
ャパシタC2に配分された電圧V、である。
ャパシタC2に配分された電圧V、である。
なぜなら、電圧V、が高いほど、ソース領域l!・ドレ
イン領域12間に発生するアバランシェ減少による電子
が浮遊ゲート電極5aに注入されやすいからである。こ
のときv2は次式の関係で与えられる。
イン領域12間に発生するアバランシェ減少による電子
が浮遊ゲート電極5aに注入されやすいからである。こ
のときv2は次式の関係で与えられる。
v、=妃シr”=丁d汀てV。
したがって、大きな電圧V、を得るには、キャパシタC
1を大きくする必要がある。
1を大きくする必要がある。
以上述べた理由により、浮遊ゲート電極5aの面積が減
るとメモリ・トランジスタの書き込み特性が悪くなるの
である。さらにデバイスの微細化が進むにつれて浮遊ゲ
ート電極長は、最新のEFROM装置(2〜4 M b
its E P ROM )において1.5〜2.0#
III程度になってきている。浮遊ゲート電極長が3.
0〜4.01111程度の長さであった頃には、ここで
述べている程度の浮遊ゲート電極長の減少(片側で0.
1〜0.2u、両側では0.2〜0.4us+)は書き
込み特性に大きな影響を与えなかったが、最新EFRO
M装置の1.5−の浮遊ゲート電極長に対しての0.2
〜0.4μsの減少は実に13〜27%(総面積では多
大な減少)となり、大きな影響を与えることになる。
るとメモリ・トランジスタの書き込み特性が悪くなるの
である。さらにデバイスの微細化が進むにつれて浮遊ゲ
ート電極長は、最新のEFROM装置(2〜4 M b
its E P ROM )において1.5〜2.0#
III程度になってきている。浮遊ゲート電極長が3.
0〜4.01111程度の長さであった頃には、ここで
述べている程度の浮遊ゲート電極長の減少(片側で0.
1〜0.2u、両側では0.2〜0.4us+)は書き
込み特性に大きな影響を与えなかったが、最新EFRO
M装置の1.5−の浮遊ゲート電極長に対しての0.2
〜0.4μsの減少は実に13〜27%(総面積では多
大な減少)となり、大きな影響を与えることになる。
この発明は上記のような問題点を解消するためになされ
たもので、多層電極構造を有し、その電極間に多層構造
の絶縁膜が形成された浮遊ゲート電極型半導体記憶装置
において、信頼性が高く、書き込み特性の良好な電極構
造を有する半導体記憶装置およびその製造方法を提供す
ることを目的とする。
たもので、多層電極構造を有し、その電極間に多層構造
の絶縁膜が形成された浮遊ゲート電極型半導体記憶装置
において、信頼性が高く、書き込み特性の良好な電極構
造を有する半導体記憶装置およびその製造方法を提供す
ることを目的とする。
〔課題を解決するための手段〕
■この発明に係る半導体記憶装置は、半導体基板内に形
成されたチャネル領域と、前記チャネル領域上に位置し
かつこれから絶縁された浮遊ゲート電極と、前記浮遊ゲ
ート電極上に位置しかつこれから絶縁された制御ゲート
電極とを有する多層ゲート電極構造の半導体記憶装置に
おいて;浮遊ゲート電極の上面のみならずチャネル幅方
向の端面をも、窒化膜またはこれを含む複合絶縁膜で覆
うことにより制御ゲート電極と絶縁させたことを特徴と
するものである。
成されたチャネル領域と、前記チャネル領域上に位置し
かつこれから絶縁された浮遊ゲート電極と、前記浮遊ゲ
ート電極上に位置しかつこれから絶縁された制御ゲート
電極とを有する多層ゲート電極構造の半導体記憶装置に
おいて;浮遊ゲート電極の上面のみならずチャネル幅方
向の端面をも、窒化膜またはこれを含む複合絶縁膜で覆
うことにより制御ゲート電極と絶縁させたことを特徴と
するものである。
■この発明に係る半導体記憶装置の方法は、半導体基板
のチャネル領域上に第1ゲート絶縁膜を形成し、その上
に浮遊ゲート電極となる第1導体層を形成する工程と、 前記第1導体層を、レジストパターンをマスクとしてエ
ツチングを行い、浮遊ゲート電極のチャネル幅方向の長
さを決定する工程と、 前記浮遊ゲート電極の表面上に第1の酸化膜を形成し、
第1の酸化膜の表面上に窒化膜を形成し、さらに窒化膜
の表面上に第2の酸化膜を形成することにより、前記浮
遊ゲート電極を多層絶縁膜により覆う工程と、 前記多層絶縁膜の表面上に制御ゲート電極となる第2導
体層を形成する工程とから成るものである。
のチャネル領域上に第1ゲート絶縁膜を形成し、その上
に浮遊ゲート電極となる第1導体層を形成する工程と、 前記第1導体層を、レジストパターンをマスクとしてエ
ツチングを行い、浮遊ゲート電極のチャネル幅方向の長
さを決定する工程と、 前記浮遊ゲート電極の表面上に第1の酸化膜を形成し、
第1の酸化膜の表面上に窒化膜を形成し、さらに窒化膜
の表面上に第2の酸化膜を形成することにより、前記浮
遊ゲート電極を多層絶縁膜により覆う工程と、 前記多層絶縁膜の表面上に制御ゲート電極となる第2導
体層を形成する工程とから成るものである。
この発明における半導体記憶装置およびその製造方法に
よれば、浮遊ゲート電極の側面も窒化膜で覆われること
となり、これに続く酸化工程時に、浮遊ゲート電極の側
面が酸化されることがなくなり、浮遊ゲート電極の長さ
が減少することがなく、浮遊ゲート電極が写真製版で決
定される寸法通りは仕上がり、書き込み特性の向上を図
ることができる。
よれば、浮遊ゲート電極の側面も窒化膜で覆われること
となり、これに続く酸化工程時に、浮遊ゲート電極の側
面が酸化されることがなくなり、浮遊ゲート電極の長さ
が減少することがなく、浮遊ゲート電極が写真製版で決
定される寸法通りは仕上がり、書き込み特性の向上を図
ることができる。
また、浮遊ゲート電極の上面及び側面が窒化膜で覆われ
ているので、これに続く酸化工程においていかなる酸化
雰囲気にさらされても、浮遊ゲート電極が酸化されるこ
とがないため、浮遊ゲート電極と制御ゲート電極との間
に脆弱な酸化膜が形成されることがなく、浮遊ゲート電
極と制御ゲート電極間の絶縁特性が優れることとなる。
ているので、これに続く酸化工程においていかなる酸化
雰囲気にさらされても、浮遊ゲート電極が酸化されるこ
とがないため、浮遊ゲート電極と制御ゲート電極との間
に脆弱な酸化膜が形成されることがなく、浮遊ゲート電
極と制御ゲート電極間の絶縁特性が優れることとなる。
また、浮遊ゲート電極上に窒化膜を形成した後の酸化方
法に制限がなくなり、例えば周辺回路に用いられるMo
Sトランジスタのゲート酸化膜の生成を、浮遊ゲート電
極と制御ゲート電極間の絶縁膜形成後に行う際に、酸化
方法の自由度が大きくなる。
法に制限がなくなり、例えば周辺回路に用いられるMo
Sトランジスタのゲート酸化膜の生成を、浮遊ゲート電
極と制御ゲート電極間の絶縁膜形成後に行う際に、酸化
方法の自由度が大きくなる。
第1図はこの出願の半導体記憶装置の発明の一実施例を
示すもので、第1図aはこの実施例による E P
ROM (Electricalfy Progr
amable ReadOnly Memory)装
置の平面図であり、第1図すは第1図aのI−I線断面
図(メモリ・トランジスタのチャネル幅方向の断面図)
である。
示すもので、第1図aはこの実施例による E P
ROM (Electricalfy Progr
amable ReadOnly Memory)装
置の平面図であり、第1図すは第1図aのI−I線断面
図(メモリ・トランジスタのチャネル幅方向の断面図)
である。
図において、1はシリコン基板、2はフィールド酸化膜
、3は第1ゲート酸化膜、4はチャネルドープ層、5a
は多結晶シリコンからなる浮遊ゲート電極、6は第1の
酸化膜、7は窒化膜、9は第2の酸化膜、10aは多結
晶シリコンからなる制御ゲート電橋、11はソース領域
、12はドレイン領域、13はアルミ配線、14は眉間
絶縁膜であるPSG膜を示す。
、3は第1ゲート酸化膜、4はチャネルドープ層、5a
は多結晶シリコンからなる浮遊ゲート電極、6は第1の
酸化膜、7は窒化膜、9は第2の酸化膜、10aは多結
晶シリコンからなる制御ゲート電橋、11はソース領域
、12はドレイン領域、13はアルミ配線、14は眉間
絶縁膜であるPSG膜を示す。
上記実施例による半導体記憶装置は、従来装置と違い浮
遊ゲート電極5aの上面のみならず側面も第1の酸化膜
6を介して窒化膜7により覆われた構造となっている。
遊ゲート電極5aの上面のみならず側面も第1の酸化膜
6を介して窒化膜7により覆われた構造となっている。
次に、半導体記憶装置の製造方法について説明する。第
2図a〜dは第1図に示したEPROM装置の製造方法
を示した主要工程図である。
2図a〜dは第1図に示したEPROM装置の製造方法
を示した主要工程図である。
まず、第2図aに示すように、シリコン基板1の−1面
上にフィールド酸化膜2と第1ゲート酸化膜3を形成し
、メモリトランジスタのしきい値電圧を制御するために
ボロンを注入してチャネルドープ層4を形成する。その
後、浮遊ゲート電極となる第1多結晶シリコン膜5をC
VD法により生成する。なお、上記工程は従来技術と同
様である。
上にフィールド酸化膜2と第1ゲート酸化膜3を形成し
、メモリトランジスタのしきい値電圧を制御するために
ボロンを注入してチャネルドープ層4を形成する。その
後、浮遊ゲート電極となる第1多結晶シリコン膜5をC
VD法により生成する。なお、上記工程は従来技術と同
様である。
次に、第2図すに示すように、所望の形状に形成された
レジスト8をマスクに、EPROMのメモリ・トランジ
スタのチャネル幅方向の浮遊ゲート電極長さ1を決める
様に、前記第1多結晶シリコン膜5を異方性ドライエツ
チング法によりエツチングする。
レジスト8をマスクに、EPROMのメモリ・トランジ
スタのチャネル幅方向の浮遊ゲート電極長さ1を決める
様に、前記第1多結晶シリコン膜5を異方性ドライエツ
チング法によりエツチングする。
次に、第2図Cに示すように、前記レジスト8を除去し
た後、厚さ100λ程度の第1の酸化膜6を900℃〜
1100℃のドライ02酸化法により生成する。このと
き多結晶シリコンからなる浮遊ゲート電極5aの側壁部
の酸化量は、浮遊ゲート電極5a上面の酸化量100人
とほぼ等しくなり、浮遊ゲート電極長の減少は片側10
0人、両側で200人= 0.2pmとなる。続いて、
その上に減圧CVD法により約200人の窒化膜7を形
成する。
た後、厚さ100λ程度の第1の酸化膜6を900℃〜
1100℃のドライ02酸化法により生成する。このと
き多結晶シリコンからなる浮遊ゲート電極5aの側壁部
の酸化量は、浮遊ゲート電極5a上面の酸化量100人
とほぼ等しくなり、浮遊ゲート電極長の減少は片側10
0人、両側で200人= 0.2pmとなる。続いて、
その上に減圧CVD法により約200人の窒化膜7を形
成する。
次に、前記窒化膜7上に第2の酸化膜8を熱酸化により
形成した後、減圧CVD法等により制御ゲート電極とな
る第2多結晶シリコン膜lOを形成する。
形成した後、減圧CVD法等により制御ゲート電極とな
る第2多結晶シリコン膜lOを形成する。
以降は図示省略するが、従来技術と同様に、前記第2多
結晶シリコン膜lO上にパターン形成されたレジストを
マスクにして、制御ゲート電極10a。
結晶シリコン膜lO上にパターン形成されたレジストを
マスクにして、制御ゲート電極10a。
電極間の絶縁膜(酸化膜9.窒化膜7.酸化膜6)。
浮遊ゲート電極5aを順次自己整合的に異方性ドライエ
ツチングし、メモリ・トランジスタのチャネル長を決定
する。また、ソース・ドレイン領域11.12は砒素を
イオン注入することにより形成される。その後、スムー
スコート、コンタクトホール。
ツチングし、メモリ・トランジスタのチャネル長を決定
する。また、ソース・ドレイン領域11.12は砒素を
イオン注入することにより形成される。その後、スムー
スコート、コンタクトホール。
アルミ配線、パッシベーシミン膜等を公知の技術により
形成し、EPROM装置を完成させる。なお、上記実施
例ではEPROM装置を例に挙げて説明したが、E2F
ROM装置でも同様に適用できる。
形成し、EPROM装置を完成させる。なお、上記実施
例ではEPROM装置を例に挙げて説明したが、E2F
ROM装置でも同様に適用できる。
以上のようにこの出願の半導体記憶装置及びその製造方
法の発明によれば、浮遊ゲート電極の上面及び側面を窒
化膜を含む多層絶縁膜で覆うこととしたので、窒化膜生
成後の酸化工程において、浮遊ゲート電極が酸化される
ことがなく浮遊ゲート電極の長さが減少することがない
ため、メモリ・トランジスタの書き込み特性を向上する
ことができる。
法の発明によれば、浮遊ゲート電極の上面及び側面を窒
化膜を含む多層絶縁膜で覆うこととしたので、窒化膜生
成後の酸化工程において、浮遊ゲート電極が酸化される
ことがなく浮遊ゲート電極の長さが減少することがない
ため、メモリ・トランジスタの書き込み特性を向上する
ことができる。
また、窒化膜生成後の酸化方法にどの様な方法を選んで
も、浮遊ゲート電極の側壁に脆弱な酸化膜が生成される
ことがなく、浮遊ゲート電極と制御電極間の絶縁特性が
優れた浮遊ゲート電極型半導体記憶装置を提供すること
ができる。
も、浮遊ゲート電極の側壁に脆弱な酸化膜が生成される
ことがなく、浮遊ゲート電極と制御電極間の絶縁特性が
優れた浮遊ゲート電極型半導体記憶装置を提供すること
ができる。
第1図a、bはこの出願の半導体記憶装置の発明の一実
施例を示す平面図及び(I−I線)断面図、第2図a
% dはこの出願の半導体記憶装置の製造方法の発明の
一実施例を示す主要工程断面図、第3図はEFROM装
置の書き込み動作を説明するための断面模式図、第4図
は従来の半導体記憶装置の断面図、第5図a % eは
従来の半導体記憶装置の製造工程を示す断面図である。 図中、1はシリコン基板、2はフィールド酸化膜、3は
第1ゲート酸化膜、4はチャネルドープ層、5aは第1
多結晶シリコン膜5からなる浮遊ゲート電極、6は第1
の酸化膜、7は窒化膜、9は第2の酸化膜、IOaは第
2多結晶シリコン膜lOからなる制御ゲート電極、11
はソース領域、I2はドレイン領域、13はアルミ配線
、14は眉間絶縁膜であるPSG膜を示す。 なお、図中同一符号は同−又は相当部分を示す。
施例を示す平面図及び(I−I線)断面図、第2図a
% dはこの出願の半導体記憶装置の製造方法の発明の
一実施例を示す主要工程断面図、第3図はEFROM装
置の書き込み動作を説明するための断面模式図、第4図
は従来の半導体記憶装置の断面図、第5図a % eは
従来の半導体記憶装置の製造工程を示す断面図である。 図中、1はシリコン基板、2はフィールド酸化膜、3は
第1ゲート酸化膜、4はチャネルドープ層、5aは第1
多結晶シリコン膜5からなる浮遊ゲート電極、6は第1
の酸化膜、7は窒化膜、9は第2の酸化膜、IOaは第
2多結晶シリコン膜lOからなる制御ゲート電極、11
はソース領域、I2はドレイン領域、13はアルミ配線
、14は眉間絶縁膜であるPSG膜を示す。 なお、図中同一符号は同−又は相当部分を示す。
Claims (2)
- (1)半導体基板内に形成されたチャネル領域と、前記
チャネル領域上に位置しかつこれから絶縁された浮遊ゲ
ート電極と、前記浮遊ゲート電極上に位置しかつこれか
ら絶縁された制御ゲート電極とを有する多層ゲート電極
構造の半導体記憶装置において、 浮遊ゲート電極の上面のみならずチャネル幅方向の端面
をも、窒化膜またはこれを含む複合絶縁膜で覆うことに
より制御ゲート電極と絶縁させたことを特徴とする半導
体記憶装置。 - (2)半導体基板のチャネル領域上に第1ゲート絶縁膜
を形成し、その上に浮遊ゲート電極となる第1導体層を
形成する工程と、 前記第1導体層を、レジストパターンをマスクとしてエ
ッチングを行い、浮遊ゲート電極のチャネル幅方向の長
さを決定する工程と、 前記浮遊ゲート電極の表面上に第1の酸化膜を形成し、
第1の酸化膜の表面上に窒化膜を形成し、さらに窒化膜
の表面上に第2の酸化膜を形成することにより、前記浮
遊ゲート電極を多層絶縁膜により覆う工程と、 前記多層絶縁膜の表面上に制御ゲート電極となる第2導
体層を形成する工程とを、少なくとも有する半導体記憶
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23626789A JPH0399473A (ja) | 1989-09-12 | 1989-09-12 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23626789A JPH0399473A (ja) | 1989-09-12 | 1989-09-12 | 半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0399473A true JPH0399473A (ja) | 1991-04-24 |
Family
ID=16998250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23626789A Pending JPH0399473A (ja) | 1989-09-12 | 1989-09-12 | 半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0399473A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
JPH07202043A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置およびその製造方法 |
JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
US7382015B2 (en) | 1999-12-09 | 2008-06-03 | Kabushiki Kaisha Toshiba | Semiconductor device including an element isolation portion having a recess |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01189966A (ja) * | 1988-01-25 | 1989-07-31 | Ricoh Co Ltd | 不揮発性半導体メモリ装置 |
-
1989
- 1989-09-12 JP JP23626789A patent/JPH0399473A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01189966A (ja) * | 1988-01-25 | 1989-07-31 | Ricoh Co Ltd | 不揮発性半導体メモリ装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
JPH07202043A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置およびその製造方法 |
US7382015B2 (en) | 1999-12-09 | 2008-06-03 | Kabushiki Kaisha Toshiba | Semiconductor device including an element isolation portion having a recess |
US7488646B2 (en) | 1999-12-09 | 2009-02-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and its manufacturing method |
US7582928B2 (en) | 1999-12-09 | 2009-09-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and its manufacturing method |
JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR930002292B1 (ko) | 반도체 장치 및 그 제조방법 | |
JP2825245B2 (ja) | スタックトキャパシタdramセル及びその製造方法 | |
JPS60148165A (ja) | 半導体記憶装置の製造方法 | |
KR940009616B1 (ko) | 홀 캐패시터 셀 및 그 제조방법 | |
CN107403721A (zh) | 功率金氧半导体场效晶体管的制造方法 | |
KR19990036541A (ko) | 반도체 장치 및 그 제조방법 | |
JPH03166760A (ja) | 半導体装置及びその製造方法 | |
US7176516B2 (en) | Structure and fabricating method to make a cell with multi-self-alignment in split gate flash | |
JPH07161832A (ja) | 半導体記憶装置およびその製造方法 | |
US7217620B2 (en) | Methods of forming silicon quantum dots and methods of fabricating semiconductor memory device using the same | |
JPH0399473A (ja) | 半導体記憶装置およびその製造方法 | |
KR100303225B1 (ko) | 반도체 장치 및 그 제조방법 | |
JPH0336309B2 (ja) | ||
JPH0454390B2 (ja) | ||
JPH1027794A (ja) | 半導体装置およびその製造方法 | |
JPS63305527A (ja) | 半導体装置およびその製造方法 | |
JPS60173871A (ja) | Mis型半導体記憶装置およびその製造方法 | |
KR19990083606A (ko) | 비휘발성반도체메모리장치및그제조방법 | |
JPS60113461A (ja) | 半導体装置の製造方法 | |
KR960004464B1 (ko) | 반도체 메모리장치의 제조방법 | |
JPH09275134A (ja) | 誘電体分離型半導体装置の製造方法 | |
KR960005250B1 (ko) | 캐비티-캐패시터 형성방법 | |
KR930002287B1 (ko) | 반도체장치의 제조방법 | |
KR0166839B1 (ko) | 반도체 메모리소자의 제조방법 | |
JPH0550855B2 (ja) |