JPH0399473A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0399473A JPH0399473A JP23626789A JP23626789A JPH0399473A JP H0399473 A JPH0399473 A JP H0399473A JP 23626789 A JP23626789 A JP 23626789A JP 23626789 A JP23626789 A JP 23626789A JP H0399473 A JPH0399473 A JP H0399473A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に多層電極構造（少なくとも浮遊ゲート
電極と制御ゲート電極を含む）を有し、その電極間に例
えば酸化膜、窒化膜、酸化膜からなる多層の絶縁膜を形
成した浮遊ゲート電極型の半導体記憶装置およびその製
造方法に関するものである。
電極と制御ゲート電極を含む）を有し、その電極間に例
えば酸化膜、窒化膜、酸化膜からなる多層の絶縁膜を形
成した浮遊ゲート電極型の半導体記憶装置およびその製
造方法に関するものである。
ＥＰＲＯＭ、Ｅ２ＰＲＯＭ装置等の多層電極構造を有す
る浮遊ゲート電極型の半導体記憶装置の性能・信頼性を
決定する要因の１つに浮遊ゲート電極と制御ゲート電極
間の絶縁膜の品質がある。
る浮遊ゲート電極型の半導体記憶装置の性能・信頼性を
決定する要因の１つに浮遊ゲート電極と制御ゲート電極
間の絶縁膜の品質がある。
この絶縁膜には、「■メモリセルの書き込み特性を向上
させるためできるだけ膜厚を薄くして電極間の容量を大
きくしたい」ことと、「■ひとたび浮遊ゲート電極に蓄
えられた電子が非制御時に電界のストレス等により移動
することがないようにしたい」という相反する２つの性
能が要求される。
させるためできるだけ膜厚を薄くして電極間の容量を大
きくしたい」ことと、「■ひとたび浮遊ゲート電極に蓄
えられた電子が非制御時に電界のストレス等により移動
することがないようにしたい」という相反する２つの性
能が要求される。
つまり薄くて耐圧の高い欠陥のない絶縁膜が求められる
。
。
この要求に対する一つの解を下記に説明する。
これは、浮遊ゲート電極の上面のみに酸化防止膜（窒化
膜）を設けた状態で酸化を行うことにより、浮遊ゲート
電極部材の端部における酸化膜の厚さを、浮遊ゲート電
極部材の中央部分上面の酸化膜の厚さに比べて厚くする
構造とすることにより、強い電界が生じやすい浮遊ゲー
ト電極端部の屈曲部の絶縁膜は厚く、電極間の容量の大
部分を決定する浮遊ゲート電極部材の中央部上面の膜厚
は薄くしたものである。
膜）を設けた状態で酸化を行うことにより、浮遊ゲート
電極部材の端部における酸化膜の厚さを、浮遊ゲート電
極部材の中央部分上面の酸化膜の厚さに比べて厚くする
構造とすることにより、強い電界が生じやすい浮遊ゲー
ト電極端部の屈曲部の絶縁膜は厚く、電極間の容量の大
部分を決定する浮遊ゲート電極部材の中央部上面の膜厚
は薄くしたものである。
第４図は上述の半導体記憶装置の断面図（メモリ・トラ
ンジスタのチャネル幅方向の断面図〉を示している。
ンジスタのチャネル幅方向の断面図〉を示している。
第５図ａ ％ ｅは第４図の半導体記憶装置の製造工程
を示したもので、以下工程順に説明する。
を示したもので、以下工程順に説明する。
まず、第５図ａに示すように、シリコン基板１の一主面
上に厚さ約０．６−のフィード酸化膜２と、厚さ約３０
０人の第１ゲート酸化膜３を形成した後、メモリトラン
ジスタのしきい値電圧ｖｔｈを制御するために０．５〜
２．ＯＸ ｌＯ”２／ｃｄ程度のボロンイオンを注入し
チャネルドープ層４を決定する。
上に厚さ約０．６−のフィード酸化膜２と、厚さ約３０
０人の第１ゲート酸化膜３を形成した後、メモリトラン
ジスタのしきい値電圧ｖｔｈを制御するために０．５〜
２．ＯＸ ｌＯ”２／ｃｄ程度のボロンイオンを注入し
チャネルドープ層４を決定する。
次に、第５図すに糸すように、浮遊ゲート電極となる第
１多結晶シリコン膜５をＣＶＤ法により生成し、リンを
ドープする。続いて熱酸化法又は気相成長法（ＣＶＤ法
）により厚さ１００〜３００人程度の第１堆積化膜６を
生成した後、その上に減圧ＣＶＤ法等により、厚さ２０
０〜４００人程度の窒化堆積を生成する。
１多結晶シリコン膜５をＣＶＤ法により生成し、リンを
ドープする。続いて熱酸化法又は気相成長法（ＣＶＤ法
）により厚さ１００〜３００人程度の第１堆積化膜６を
生成した後、その上に減圧ＣＶＤ法等により、厚さ２０
０〜４００人程度の窒化堆積を生成する。
次に、第５図Ｃに示すように、所望の形状に形成された
レジスト８をマスクにして、ＥＰＲＯＭのメモリトラン
ジスタのチャネル幅方向の浮遊ゲート電極長さＩを決め
るように、前記窒化膜７゜第１の酸化膜６及び第１多結
晶シリコン膜５を異方性エツチングにより順次エツチン
グする。このとき浮遊ゲート電極５ａが形成される。
レジスト８をマスクにして、ＥＰＲＯＭのメモリトラン
ジスタのチャネル幅方向の浮遊ゲート電極長さＩを決め
るように、前記窒化膜７゜第１の酸化膜６及び第１多結
晶シリコン膜５を異方性エツチングにより順次エツチン
グする。このとき浮遊ゲート電極５ａが形成される。
続いて、第５図ｄに示すように、前記レジスト８を除去
した後、表面全体を熱酸化する。このとき、浮遊ゲート
電極５ａの上面は窒化膜７で覆われているため、数人程
度しか酸化されないが、浮遊ゲート電極５ａの側面には
、多結晶シリコンが酸化されることにより酸化膜９ａが
形成される。その結果、浮遊ゲート電極５ａ端部の屈曲
部の絶縁膜（酸化膜９ａ）部分は厚く、一方電極間の容
量の大部分を決定する浮遊ゲート電極５ａの中央部上面
の絶縁膜は薄くすることができる。
した後、表面全体を熱酸化する。このとき、浮遊ゲート
電極５ａの上面は窒化膜７で覆われているため、数人程
度しか酸化されないが、浮遊ゲート電極５ａの側面には
、多結晶シリコンが酸化されることにより酸化膜９ａが
形成される。その結果、浮遊ゲート電極５ａ端部の屈曲
部の絶縁膜（酸化膜９ａ）部分は厚く、一方電極間の容
量の大部分を決定する浮遊ゲート電極５ａの中央部上面
の絶縁膜は薄くすることができる。
次に、第５図ｅに示すように、制御電極となる第２多結
晶シリコン膜！０をＣＶＤ法により生成し、リンをドー
プする。
晶シリコン膜！０をＣＶＤ法により生成し、リンをドー
プする。
この後、図示では省略するが、前記第２多結晶シリコン
膜１Ｇ上に所望の形状に形成されたレジストをマスクに
して、制御ゲート電極１０ａと、制御ゲート電極１０ａ
と浮遊ゲート電極５ａの間の絶縁膜（酸化膜６．窒化膜
７．酸化膜９）と、浮遊ゲート電極５ａとを順次自己整
合的に異方性ドライエツチング法によりエツチングして
、メモリトランジスタのチャネル長を決定する。またソ
ース・ドレイン領域１１．１２は砒素をイオン注入する
ことにより形成される。最後にスムースコートコンタク
ト。
膜１Ｇ上に所望の形状に形成されたレジストをマスクに
して、制御ゲート電極１０ａと、制御ゲート電極１０ａ
と浮遊ゲート電極５ａの間の絶縁膜（酸化膜６．窒化膜
７．酸化膜９）と、浮遊ゲート電極５ａとを順次自己整
合的に異方性ドライエツチング法によりエツチングして
、メモリトランジスタのチャネル長を決定する。またソ
ース・ドレイン領域１１．１２は砒素をイオン注入する
ことにより形成される。最後にスムースコートコンタク
ト。
ＡＩ配線、パッシベーション膜等を公知の技術により形
成しＥＰＲＯＭ装置を完成させる。
成しＥＰＲＯＭ装置を完成させる。
そして、以上の様なＥＰＲＯＭ装置の構造は、特公昭５
７−９３５７８号公報、特公昭５９−１６１８７４号公
報等に示されている。
７−９３５７８号公報、特公昭５９−１６１８７４号公
報等に示されている。
上記のような従来の多層電極構造を有した浮遊ゲート電
極型半導体記憶装置には以下のような問題点がある。
極型半導体記憶装置には以下のような問題点がある。
■浮遊ゲート電極５ａの側面に形成される酸化膜９ａは
、その酸化生成方法により脆弱になることがあり、浮遊
ゲート電極５ａと制御ゲート電極１０ａ間の絶縁耐圧が
低くなる。また、浮遊ゲート電極５ａに蓄えられた電子
が漏洩しやすくなる。
、その酸化生成方法により脆弱になることがあり、浮遊
ゲート電極５ａと制御ゲート電極１０ａ間の絶縁耐圧が
低くなる。また、浮遊ゲート電極５ａに蓄えられた電子
が漏洩しやすくなる。
■浮遊ゲート電極５ａの側面自体が酸化されることによ
り、浮遊ゲート電極５ａの総面積が減少し、メモリトラ
ンジスタの書き込み特性が悪くなる。
り、浮遊ゲート電極５ａの総面積が減少し、メモリトラ
ンジスタの書き込み特性が悪くなる。
次に、上記問題点について第３図にもとづいて詳細に説
明する。
明する。
ＥＰＲＯＭのメモリトランジスタへの書込動作時におい
て、制御電極１０ａに印加される電圧ｖ１は、制御ゲー
ト電極１０ａ、浮遊ゲート電極５ａ及び電極間絶縁膜６
０からなるキャパシタＣ１と、浮遊ゲート電極５ａ、シ
リコン基板１及び第１ゲート酸化シリコン膜３からなる
キャパシタＣ３とにより容量分割され、それぞれ電圧Ｖ
、、Ｖ、に配分される。
て、制御電極１０ａに印加される電圧ｖ１は、制御ゲー
ト電極１０ａ、浮遊ゲート電極５ａ及び電極間絶縁膜６
０からなるキャパシタＣ１と、浮遊ゲート電極５ａ、シ
リコン基板１及び第１ゲート酸化シリコン膜３からなる
キャパシタＣ３とにより容量分割され、それぞれ電圧Ｖ
、、Ｖ、に配分される。
そして、書込動作時に書き込みの効率を決定するのはキ
ャパシタＣ２に配分された電圧Ｖ、である。
ャパシタＣ２に配分された電圧Ｖ、である。
なぜなら、電圧Ｖ、が高いほど、ソース領域ｌ！・ドレ
イン領域１２間に発生するアバランシェ減少による電子
が浮遊ゲート電極５ａに注入されやすいからである。こ
のときｖ２は次式の関係で与えられる。
イン領域１２間に発生するアバランシェ減少による電子
が浮遊ゲート電極５ａに注入されやすいからである。こ
のときｖ２は次式の関係で与えられる。
ｖ、＝妃シｒ”＝丁ｄ汀てＶ。
したがって、大きな電圧Ｖ、を得るには、キャパシタＣ
１を大きくする必要がある。
１を大きくする必要がある。
以上述べた理由により、浮遊ゲート電極５ａの面積が減
るとメモリ・トランジスタの書き込み特性が悪くなるの
である。さらにデバイスの微細化が進むにつれて浮遊ゲ
ート電極長は、最新のＥＦＲＯＭ装置（２〜４ Ｍ ｂ
ｉｔｓ Ｅ Ｐ ＲＯＭ ）において１．５〜２．０＃
ＩＩＩ程度になってきている。浮遊ゲート電極長が３．
０〜４．０１１１１程度の長さであった頃には、ここで
述べている程度の浮遊ゲート電極長の減少（片側で０．
１〜０．２ｕ、両側では０．２〜０．４ｕｓ＋）は書き
込み特性に大きな影響を与えなかったが、最新ＥＦＲＯ
Ｍ装置の１．５−の浮遊ゲート電極長に対しての０．２
〜０．４μｓの減少は実に１３〜２７％（総面積では多
大な減少）となり、大きな影響を与えることになる。
るとメモリ・トランジスタの書き込み特性が悪くなるの
である。さらにデバイスの微細化が進むにつれて浮遊ゲ
ート電極長は、最新のＥＦＲＯＭ装置（２〜４ Ｍ ｂ
ｉｔｓ Ｅ Ｐ ＲＯＭ ）において１．５〜２．０＃
ＩＩＩ程度になってきている。浮遊ゲート電極長が３．
０〜４．０１１１１程度の長さであった頃には、ここで
述べている程度の浮遊ゲート電極長の減少（片側で０．
１〜０．２ｕ、両側では０．２〜０．４ｕｓ＋）は書き
込み特性に大きな影響を与えなかったが、最新ＥＦＲＯ
Ｍ装置の１．５−の浮遊ゲート電極長に対しての０．２
〜０．４μｓの減少は実に１３〜２７％（総面積では多
大な減少）となり、大きな影響を与えることになる。
この発明は上記のような問題点を解消するためになされ
たもので、多層電極構造を有し、その電極間に多層構造
の絶縁膜が形成された浮遊ゲート電極型半導体記憶装置
において、信頼性が高く、書き込み特性の良好な電極構
造を有する半導体記憶装置およびその製造方法を提供す
ることを目的とする。
たもので、多層電極構造を有し、その電極間に多層構造
の絶縁膜が形成された浮遊ゲート電極型半導体記憶装置
において、信頼性が高く、書き込み特性の良好な電極構
造を有する半導体記憶装置およびその製造方法を提供す
ることを目的とする。
〔課題を解決するための手段〕
■この発明に係る半導体記憶装置は、半導体基板内に形
成されたチャネル領域と、前記チャネル領域上に位置し
かつこれから絶縁された浮遊ゲート電極と、前記浮遊ゲ
ート電極上に位置しかつこれから絶縁された制御ゲート
電極とを有する多層ゲート電極構造の半導体記憶装置に
おいて；浮遊ゲート電極の上面のみならずチャネル幅方
向の端面をも、窒化膜またはこれを含む複合絶縁膜で覆
うことにより制御ゲート電極と絶縁させたことを特徴と
するものである。
成されたチャネル領域と、前記チャネル領域上に位置し
かつこれから絶縁された浮遊ゲート電極と、前記浮遊ゲ
ート電極上に位置しかつこれから絶縁された制御ゲート
電極とを有する多層ゲート電極構造の半導体記憶装置に
おいて；浮遊ゲート電極の上面のみならずチャネル幅方
向の端面をも、窒化膜またはこれを含む複合絶縁膜で覆
うことにより制御ゲート電極と絶縁させたことを特徴と
するものである。
■この発明に係る半導体記憶装置の方法は、半導体基板
のチャネル領域上に第１ゲート絶縁膜を形成し、その上
に浮遊ゲート電極となる第１導体層を形成する工程と、 前記第１導体層を、レジストパターンをマスクとしてエ
ツチングを行い、浮遊ゲート電極のチャネル幅方向の長
さを決定する工程と、 前記浮遊ゲート電極の表面上に第１の酸化膜を形成し、
第１の酸化膜の表面上に窒化膜を形成し、さらに窒化膜
の表面上に第２の酸化膜を形成することにより、前記浮
遊ゲート電極を多層絶縁膜により覆う工程と、 前記多層絶縁膜の表面上に制御ゲート電極となる第２導
体層を形成する工程とから成るものである。
のチャネル領域上に第１ゲート絶縁膜を形成し、その上
に浮遊ゲート電極となる第１導体層を形成する工程と、 前記第１導体層を、レジストパターンをマスクとしてエ
ツチングを行い、浮遊ゲート電極のチャネル幅方向の長
さを決定する工程と、 前記浮遊ゲート電極の表面上に第１の酸化膜を形成し、
第１の酸化膜の表面上に窒化膜を形成し、さらに窒化膜
の表面上に第２の酸化膜を形成することにより、前記浮
遊ゲート電極を多層絶縁膜により覆う工程と、 前記多層絶縁膜の表面上に制御ゲート電極となる第２導
体層を形成する工程とから成るものである。
この発明における半導体記憶装置およびその製造方法に
よれば、浮遊ゲート電極の側面も窒化膜で覆われること
となり、これに続く酸化工程時に、浮遊ゲート電極の側
面が酸化されることがなくなり、浮遊ゲート電極の長さ
が減少することがなく、浮遊ゲート電極が写真製版で決
定される寸法通りは仕上がり、書き込み特性の向上を図
ることができる。
よれば、浮遊ゲート電極の側面も窒化膜で覆われること
となり、これに続く酸化工程時に、浮遊ゲート電極の側
面が酸化されることがなくなり、浮遊ゲート電極の長さ
が減少することがなく、浮遊ゲート電極が写真製版で決
定される寸法通りは仕上がり、書き込み特性の向上を図
ることができる。
また、浮遊ゲート電極の上面及び側面が窒化膜で覆われ
ているので、これに続く酸化工程においていかなる酸化
雰囲気にさらされても、浮遊ゲート電極が酸化されるこ
とがないため、浮遊ゲート電極と制御ゲート電極との間
に脆弱な酸化膜が形成されることがなく、浮遊ゲート電
極と制御ゲート電極間の絶縁特性が優れることとなる。
ているので、これに続く酸化工程においていかなる酸化
雰囲気にさらされても、浮遊ゲート電極が酸化されるこ
とがないため、浮遊ゲート電極と制御ゲート電極との間
に脆弱な酸化膜が形成されることがなく、浮遊ゲート電
極と制御ゲート電極間の絶縁特性が優れることとなる。
また、浮遊ゲート電極上に窒化膜を形成した後の酸化方
法に制限がなくなり、例えば周辺回路に用いられるＭｏ
Ｓトランジスタのゲート酸化膜の生成を、浮遊ゲート電
極と制御ゲート電極間の絶縁膜形成後に行う際に、酸化
方法の自由度が大きくなる。
法に制限がなくなり、例えば周辺回路に用いられるＭｏ
Ｓトランジスタのゲート酸化膜の生成を、浮遊ゲート電
極と制御ゲート電極間の絶縁膜形成後に行う際に、酸化
方法の自由度が大きくなる。
第１図はこの出願の半導体記憶装置の発明の一実施例を
示すもので、第１図ａはこの実施例による Ｅ Ｐ
ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｆｙ Ｐｒｏｇｒ
ａｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）装
置の平面図であり、第１図すは第１図ａのＩ−Ｉ線断面
図（メモリ・トランジスタのチャネル幅方向の断面図）
である。
示すもので、第１図ａはこの実施例による Ｅ Ｐ
ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｆｙ Ｐｒｏｇｒ
ａｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）装
置の平面図であり、第１図すは第１図ａのＩ−Ｉ線断面
図（メモリ・トランジスタのチャネル幅方向の断面図）
である。
図において、１はシリコン基板、２はフィールド酸化膜
、３は第１ゲート酸化膜、４はチャネルドープ層、５ａ
は多結晶シリコンからなる浮遊ゲート電極、６は第１の
酸化膜、７は窒化膜、９は第２の酸化膜、１０ａは多結
晶シリコンからなる制御ゲート電橋、１１はソース領域
、１２はドレイン領域、１３はアルミ配線、１４は眉間
絶縁膜であるＰＳＧ膜を示す。
、３は第１ゲート酸化膜、４はチャネルドープ層、５ａ
は多結晶シリコンからなる浮遊ゲート電極、６は第１の
酸化膜、７は窒化膜、９は第２の酸化膜、１０ａは多結
晶シリコンからなる制御ゲート電橋、１１はソース領域
、１２はドレイン領域、１３はアルミ配線、１４は眉間
絶縁膜であるＰＳＧ膜を示す。
上記実施例による半導体記憶装置は、従来装置と違い浮
遊ゲート電極５ａの上面のみならず側面も第１の酸化膜
６を介して窒化膜７により覆われた構造となっている。
遊ゲート電極５ａの上面のみならず側面も第１の酸化膜
６を介して窒化膜７により覆われた構造となっている。
次に、半導体記憶装置の製造方法について説明する。第
２図ａ〜ｄは第１図に示したＥＰＲＯＭ装置の製造方法
を示した主要工程図である。
２図ａ〜ｄは第１図に示したＥＰＲＯＭ装置の製造方法
を示した主要工程図である。
まず、第２図ａに示すように、シリコン基板１の−１面
上にフィールド酸化膜２と第１ゲート酸化膜３を形成し
、メモリトランジスタのしきい値電圧を制御するために
ボロンを注入してチャネルドープ層４を形成する。その
後、浮遊ゲート電極となる第１多結晶シリコン膜５をＣ
ＶＤ法により生成する。なお、上記工程は従来技術と同
様である。
上にフィールド酸化膜２と第１ゲート酸化膜３を形成し
、メモリトランジスタのしきい値電圧を制御するために
ボロンを注入してチャネルドープ層４を形成する。その
後、浮遊ゲート電極となる第１多結晶シリコン膜５をＣ
ＶＤ法により生成する。なお、上記工程は従来技術と同
様である。
次に、第２図すに示すように、所望の形状に形成された
レジスト８をマスクに、ＥＰＲＯＭのメモリ・トランジ
スタのチャネル幅方向の浮遊ゲート電極長さ１を決める
様に、前記第１多結晶シリコン膜５を異方性ドライエツ
チング法によりエツチングする。
レジスト８をマスクに、ＥＰＲＯＭのメモリ・トランジ
スタのチャネル幅方向の浮遊ゲート電極長さ１を決める
様に、前記第１多結晶シリコン膜５を異方性ドライエツ
チング法によりエツチングする。
次に、第２図Ｃに示すように、前記レジスト８を除去し
た後、厚さ１００λ程度の第１の酸化膜６を９００℃〜
１１００℃のドライ０２酸化法により生成する。このと
き多結晶シリコンからなる浮遊ゲート電極５ａの側壁部
の酸化量は、浮遊ゲート電極５ａ上面の酸化量１００人
とほぼ等しくなり、浮遊ゲート電極長の減少は片側１０
０人、両側で２００人＝ ０．２ｐｍとなる。続いて、
その上に減圧ＣＶＤ法により約２００人の窒化膜７を形
成する。
た後、厚さ１００λ程度の第１の酸化膜６を９００℃〜
１１００℃のドライ０２酸化法により生成する。このと
き多結晶シリコンからなる浮遊ゲート電極５ａの側壁部
の酸化量は、浮遊ゲート電極５ａ上面の酸化量１００人
とほぼ等しくなり、浮遊ゲート電極長の減少は片側１０
０人、両側で２００人＝ ０．２ｐｍとなる。続いて、
その上に減圧ＣＶＤ法により約２００人の窒化膜７を形
成する。
次に、前記窒化膜７上に第２の酸化膜８を熱酸化により
形成した後、減圧ＣＶＤ法等により制御ゲート電極とな
る第２多結晶シリコン膜ｌＯを形成する。
形成した後、減圧ＣＶＤ法等により制御ゲート電極とな
る第２多結晶シリコン膜ｌＯを形成する。
以降は図示省略するが、従来技術と同様に、前記第２多
結晶シリコン膜ｌＯ上にパターン形成されたレジストを
マスクにして、制御ゲート電極１０ａ。
結晶シリコン膜ｌＯ上にパターン形成されたレジストを
マスクにして、制御ゲート電極１０ａ。
電極間の絶縁膜（酸化膜９．窒化膜７．酸化膜６）。
浮遊ゲート電極５ａを順次自己整合的に異方性ドライエ
ツチングし、メモリ・トランジスタのチャネル長を決定
する。また、ソース・ドレイン領域１１．１２は砒素を
イオン注入することにより形成される。その後、スムー
スコート、コンタクトホール。
ツチングし、メモリ・トランジスタのチャネル長を決定
する。また、ソース・ドレイン領域１１．１２は砒素を
イオン注入することにより形成される。その後、スムー
スコート、コンタクトホール。
アルミ配線、パッシベーシミン膜等を公知の技術により
形成し、ＥＰＲＯＭ装置を完成させる。なお、上記実施
例ではＥＰＲＯＭ装置を例に挙げて説明したが、Ｅ２Ｆ
ＲＯＭ装置でも同様に適用できる。
形成し、ＥＰＲＯＭ装置を完成させる。なお、上記実施
例ではＥＰＲＯＭ装置を例に挙げて説明したが、Ｅ２Ｆ
ＲＯＭ装置でも同様に適用できる。
以上のようにこの出願の半導体記憶装置及びその製造方
法の発明によれば、浮遊ゲート電極の上面及び側面を窒
化膜を含む多層絶縁膜で覆うこととしたので、窒化膜生
成後の酸化工程において、浮遊ゲート電極が酸化される
ことがなく浮遊ゲート電極の長さが減少することがない
ため、メモリ・トランジスタの書き込み特性を向上する
ことができる。
法の発明によれば、浮遊ゲート電極の上面及び側面を窒
化膜を含む多層絶縁膜で覆うこととしたので、窒化膜生
成後の酸化工程において、浮遊ゲート電極が酸化される
ことがなく浮遊ゲート電極の長さが減少することがない
ため、メモリ・トランジスタの書き込み特性を向上する
ことができる。
また、窒化膜生成後の酸化方法にどの様な方法を選んで
も、浮遊ゲート電極の側壁に脆弱な酸化膜が生成される
ことがなく、浮遊ゲート電極と制御電極間の絶縁特性が
優れた浮遊ゲート電極型半導体記憶装置を提供すること
ができる。
も、浮遊ゲート電極の側壁に脆弱な酸化膜が生成される
ことがなく、浮遊ゲート電極と制御電極間の絶縁特性が
優れた浮遊ゲート電極型半導体記憶装置を提供すること
ができる。
第１図ａ、ｂはこの出願の半導体記憶装置の発明の一実
施例を示す平面図及び（Ｉ−Ｉ線）断面図、第２図ａ
％ ｄはこの出願の半導体記憶装置の製造方法の発明の
一実施例を示す主要工程断面図、第３図はＥＦＲＯＭ装
置の書き込み動作を説明するための断面模式図、第４図
は従来の半導体記憶装置の断面図、第５図ａ ％ ｅは
従来の半導体記憶装置の製造工程を示す断面図である。 図中、１はシリコン基板、２はフィールド酸化膜、３は
第１ゲート酸化膜、４はチャネルドープ層、５ａは第１
多結晶シリコン膜５からなる浮遊ゲート電極、６は第１
の酸化膜、７は窒化膜、９は第２の酸化膜、ＩＯａは第
２多結晶シリコン膜ｌＯからなる制御ゲート電極、１１
はソース領域、Ｉ２はドレイン領域、１３はアルミ配線
、１４は眉間絶縁膜であるＰＳＧ膜を示す。 なお、図中同一符号は同−又は相当部分を示す。
施例を示す平面図及び（Ｉ−Ｉ線）断面図、第２図ａ
％ ｄはこの出願の半導体記憶装置の製造方法の発明の
一実施例を示す主要工程断面図、第３図はＥＦＲＯＭ装
置の書き込み動作を説明するための断面模式図、第４図
は従来の半導体記憶装置の断面図、第５図ａ ％ ｅは
従来の半導体記憶装置の製造工程を示す断面図である。 図中、１はシリコン基板、２はフィールド酸化膜、３は
第１ゲート酸化膜、４はチャネルドープ層、５ａは第１
多結晶シリコン膜５からなる浮遊ゲート電極、６は第１
の酸化膜、７は窒化膜、９は第２の酸化膜、ＩＯａは第
２多結晶シリコン膜ｌＯからなる制御ゲート電極、１１
はソース領域、Ｉ２はドレイン領域、１３はアルミ配線
、１４は眉間絶縁膜であるＰＳＧ膜を示す。 なお、図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）半導体基板内に形成されたチャネル領域と、前記
チャネル領域上に位置しかつこれから絶縁された浮遊ゲ
ート電極と、前記浮遊ゲート電極上に位置しかつこれか
ら絶縁された制御ゲート電極とを有する多層ゲート電極
構造の半導体記憶装置において、 浮遊ゲート電極の上面のみならずチャネル幅方向の端面
をも、窒化膜またはこれを含む複合絶縁膜で覆うことに
より制御ゲート電極と絶縁させたことを特徴とする半導
体記憶装置。 - （２）半導体基板のチャネル領域上に第１ゲート絶縁膜
を形成し、その上に浮遊ゲート電極となる第１導体層を
形成する工程と、 前記第１導体層を、レジストパターンをマスクとしてエ
ッチングを行い、浮遊ゲート電極のチャネル幅方向の長
さを決定する工程と、 前記浮遊ゲート電極の表面上に第１の酸化膜を形成し、
第１の酸化膜の表面上に窒化膜を形成し、さらに窒化膜
の表面上に第２の酸化膜を形成することにより、前記浮
遊ゲート電極を多層絶縁膜により覆う工程と、 前記多層絶縁膜の表面上に制御ゲート電極となる第２導
体層を形成する工程とを、少なくとも有する半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23626789A JPH0399473A (ja) | 1989-09-12 | 1989-09-12 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23626789A JPH0399473A (ja) | 1989-09-12 | 1989-09-12 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399473A true JPH0399473A (ja) | 1991-04-24 |
Family
ID=16998250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23626789A Pending JPH0399473A (ja) | 1989-09-12 | 1989-09-12 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399473A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
| JPH07202043A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7382015B2 (en) | 1999-12-09 | 2008-06-03 | Kabushiki Kaisha Toshiba | Semiconductor device including an element isolation portion having a recess |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189966A (ja) * | 1988-01-25 | 1989-07-31 | Ricoh Co Ltd | 不揮発性半導体メモリ装置 |
-
1989
- 1989-09-12 JP JP23626789A patent/JPH0399473A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189966A (ja) * | 1988-01-25 | 1989-07-31 | Ricoh Co Ltd | 不揮発性半導体メモリ装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
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| US7488646B2 (en) | 1999-12-09 | 2009-02-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and its manufacturing method |
| US7582928B2 (en) | 1999-12-09 | 2009-09-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and its manufacturing method |
| JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
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