JPH0239529A - 半導体記憶装置の製法 - Google Patents
半導体記憶装置の製法Info
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- JPH0239529A JPH0239529A JP63191089A JP19108988A JPH0239529A JP H0239529 A JPH0239529 A JP H0239529A JP 63191089 A JP63191089 A JP 63191089A JP 19108988 A JP19108988 A JP 19108988A JP H0239529 A JPH0239529 A JP H0239529A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、半導体記憶装置に関する。ことに、この発
明はトレンチ型メモリ−キャパシタを備えた半導体記憶
装置の製法に関する。
明はトレンチ型メモリ−キャパシタを備えた半導体記憶
装置の製法に関する。
(ロン従来の技術
従来、ダイナミックランダムアクセスメモリー(DRA
M)のように、キャパシタの蓄積電荷を利用するLSI
メモリーにおいて、メモリ−キャパシタ絶縁膜の薄膜化
によりキャパシタ各回の確保がなされていた。しかし、
最近の大規模、高集積化の発展とともに、例えば1Mビ
ット以上の高密度MOSメモリーではメモリ−キャパシ
タ絶縁膜の1膜化による耐圧低下や、信頼性低下の問題
が生じてきた。そこで、平面部のキャパシタ面積を少な
くして、しかもα線ソフトエラーを起こさない50「F
程度以上の容量を確保するために81基板にトレンチ(
深い溝)を形成し、この領域に絶RWJを被覆して構成
したキャパシタ、すなわち半導体基板を3次元的に利用
するトレンチ型メモリ−キャパシタが開発され、実用化
されつつある。
M)のように、キャパシタの蓄積電荷を利用するLSI
メモリーにおいて、メモリ−キャパシタ絶縁膜の薄膜化
によりキャパシタ各回の確保がなされていた。しかし、
最近の大規模、高集積化の発展とともに、例えば1Mビ
ット以上の高密度MOSメモリーではメモリ−キャパシ
タ絶縁膜の1膜化による耐圧低下や、信頼性低下の問題
が生じてきた。そこで、平面部のキャパシタ面積を少な
くして、しかもα線ソフトエラーを起こさない50「F
程度以上の容量を確保するために81基板にトレンチ(
深い溝)を形成し、この領域に絶RWJを被覆して構成
したキャパシタ、すなわち半導体基板を3次元的に利用
するトレンチ型メモリ−キャパシタが開発され、実用化
されつつある。
かかる従来のトレンチ型メモリ−キャパシタの製造方法
の典型例を以下に説明する。
の典型例を以下に説明する。
まず、第18図に示すように、単結晶シリコン基板31
上にCVD法により、酸化膜34を8.000人堆積し
、その後フォトレジストによりトレンチ型キャパシタ用
バターニングを施し、レジスト35をマスクとして酸イ
ヒ膜34をRIE法によりエツチングする。
上にCVD法により、酸化膜34を8.000人堆積し
、その後フォトレジストによりトレンチ型キャパシタ用
バターニングを施し、レジスト35をマスクとして酸イ
ヒ膜34をRIE法によりエツチングする。
次に、第19図に示すように、上記レジスト35を除去
した後、酸化膜34をマスクとしてシリコン基板31に
RIE法により、エツチングをして深さ3)aのトレン
チを形成する。
した後、酸化膜34をマスクとしてシリコン基板31に
RIE法により、エツチングをして深さ3)aのトレン
チを形成する。
次に、第17図に示すように、酸化膜34を除去した後
、厚さ 100人のキャパシタ絶縁膜36を熱酸化法に
より形成し、さらに電極用のポリシリコン37をCVD
技術により堆積し溝を埋め、上記ポリシリコン37に拡
散技術により、ドーピングを行い電極とすることにより
、トレンチ型メモリ−キャパシタが形成される。そして
この後、トランジスタのごとき付1半導体素子を形設し
たり、リード線等の付属物を取り付けることにより半導
体記憶¥i=が製造されていた。
、厚さ 100人のキャパシタ絶縁膜36を熱酸化法に
より形成し、さらに電極用のポリシリコン37をCVD
技術により堆積し溝を埋め、上記ポリシリコン37に拡
散技術により、ドーピングを行い電極とすることにより
、トレンチ型メモリ−キャパシタが形成される。そして
この後、トランジスタのごとき付1半導体素子を形設し
たり、リード線等の付属物を取り付けることにより半導
体記憶¥i=が製造されていた。
(ハ)発明が解決しようとする課題
しかし、このような従来のトレンチ型メモリ−キャパシ
タでは、第17図に示すように、トレンチ開口部周縁3
つがとがっており、その部分の絶縁膜36が薄くなって
いるため、耐圧低下や信頼性の低下をもたらす問題があ
った。
タでは、第17図に示すように、トレンチ開口部周縁3
つがとがっており、その部分の絶縁膜36が薄くなって
いるため、耐圧低下や信頼性の低下をもたらす問題があ
った。
また、トレンチ開口部周縁39上の絶縁膜36の膜厚を
分圧酸化法によって厚くするいわゆるまるめ酸化法の提
案もなされている(lEDM85゜29.3巻 702
頁〜 105頁)。しかしこの方法においては、処理温
度がより高温であるため半導体基板中のドーパントの拡
散を生じたり、トレンチの寸法シフトが生じる不都合が
あり、さらに供給酸素量のコントロールが難しく、エツ
ジ部の膜が破損しやすいという問題があった。
分圧酸化法によって厚くするいわゆるまるめ酸化法の提
案もなされている(lEDM85゜29.3巻 702
頁〜 105頁)。しかしこの方法においては、処理温
度がより高温であるため半導体基板中のドーパントの拡
散を生じたり、トレンチの寸法シフトが生じる不都合が
あり、さらに供給酸素量のコントロールが難しく、エツ
ジ部の膜が破損しやすいという問題があった。
この発明は、上記問題を解決するためになされたもので
あり、トレンチ型メモリ−キャパシタのトレンチ開口部
周縁すなわち、エツジ部において耐圧が低下せず、信頼
性の高い半導体記憶装置の製法を提供しようとするもの
である。
あり、トレンチ型メモリ−キャパシタのトレンチ開口部
周縁すなわち、エツジ部において耐圧が低下せず、信頼
性の高い半導体記憶装置の製法を提供しようとするもの
である。
(ニ)LR題を解決するための手段
この発明における半導体記憶装置は、例えばダイナミッ
クランダムアクセスメモリーに好適なものである。
クランダムアクセスメモリーに好適なものである。
この発明におけるトレンチ型メモリ−キャパシタを構成
するトレンチの形状は、例えば、幅0.5〜i、2.a
、深さ2〜7)aの円柱状、直方体形状が適している。
するトレンチの形状は、例えば、幅0.5〜i、2.a
、深さ2〜7)aの円柱状、直方体形状が適している。
かかるトレンチの表面に配設された絶縁膜及び絶縁膜の
上に上記トレンチを埋めるように配設された電極によっ
て1つのトレンチ型メモリ−キャパシタが構成される。
上に上記トレンチを埋めるように配設された電極によっ
て1つのトレンチ型メモリ−キャパシタが構成される。
そして、この発明においては、上記トレンチの開口部周
縁が面取りされてなることを最大の特徴とするものであ
る。
縁が面取りされてなることを最大の特徴とするものであ
る。
かかるこの発明の半導体記憶装置はまず、半導体基板表
面を選択酸化し、得られた酸化膜を除去して半導体基板
表面にゆるやかな四部を形成し、この凹部の内側を所定
深さまでエツチングすることにより開口部周縁が面取り
されたトレンチを形成して製造することができる(製法
1)。
面を選択酸化し、得られた酸化膜を除去して半導体基板
表面にゆるやかな四部を形成し、この凹部の内側を所定
深さまでエツチングすることにより開口部周縁が面取り
されたトレンチを形成して製造することができる(製法
1)。
また、半導体基板表面に所定深さの溝を形成し、抜溝及
び抜溝の開口部周縁を選択酸化し、形成された酸化膜を
除去することにより開口部周縁が面取りされたトレンチ
を形成して製造することができる〈製法2)。
び抜溝の開口部周縁を選択酸化し、形成された酸化膜を
除去することにより開口部周縁が面取りされたトレンチ
を形成して製造することができる〈製法2)。
また、半導体基板表面に所定深さの溝を形成し、この半
導体基板表面を酸化して酸化膜を形成し、満開口部周縁
の酸化膜を除去して下部の半導体基板表面を露出させ、
この露出部をエツチングして面取りすることにより開口
部周縁が面取りされたトレンチを形成して製造すること
ができる(製法3)。
導体基板表面を酸化して酸化膜を形成し、満開口部周縁
の酸化膜を除去して下部の半導体基板表面を露出させ、
この露出部をエツチングして面取りすることにより開口
部周縁が面取りされたトレンチを形成して製造すること
ができる(製法3)。
上記のように開口部周縁が面取りされたトレンチが形成
された後、このトレンチの内部及びその周辺にキャパシ
タ絶縁膜を形成し、この上に電極を形成してキャパシタ
となし、半導体記+J1装置が製造される。
された後、このトレンチの内部及びその周辺にキャパシ
タ絶縁膜を形成し、この上に電極を形成してキャパシタ
となし、半導体記+J1装置が製造される。
より具体的に述ぺると、製法1におけるトレンチの形成
は半導体基板上に酸化膜と窒化膜との複合膜を形成する
工程、この複合膜の所定部位をエツチング除去した後、
酸化処理して上記除去部に対応する半導体基板表層に酸
化物層を形成する工程、この酸化物層をエツチング除去
した後、上記複合膜をマスクとして該複合膜の除去部を
通じて半導体基板をエツチングし次いでこの複合膜を除
去する工程、により開口部周縁を面取りして行なうこと
ができる。
は半導体基板上に酸化膜と窒化膜との複合膜を形成する
工程、この複合膜の所定部位をエツチング除去した後、
酸化処理して上記除去部に対応する半導体基板表層に酸
化物層を形成する工程、この酸化物層をエツチング除去
した後、上記複合膜をマスクとして該複合膜の除去部を
通じて半導体基板をエツチングし次いでこの複合膜を除
去する工程、により開口部周縁を面取りして行なうこと
ができる。
上記半導体基板上に形成する酸化膜と窒化膜との複合膜
は、形成順序は特にtj1限されないが、通常半導体基
板上第1層目に200〜600人の酸化膜、第2層目に
900〜3000人の窒化膜、さらにこの上に、任意に
酸化膜又は窒化膜が形成され、上記これら膜の全厚さが
通常3000〜15000人となるように形成するのが
適している。次に、この複合膜の所定部位をエツチング
して除去する。エツチングは、例えば、上記複合股上に
フォトレジストによりバクーニングを施した後、酸化膜
及び窒化膜を半導体基板表面に至るまで、例えばRIE
法によって行うことができる。次に、酸化処理して上記
除去部に対応する基板表層に酸化物層を形成する。
は、形成順序は特にtj1限されないが、通常半導体基
板上第1層目に200〜600人の酸化膜、第2層目に
900〜3000人の窒化膜、さらにこの上に、任意に
酸化膜又は窒化膜が形成され、上記これら膜の全厚さが
通常3000〜15000人となるように形成するのが
適している。次に、この複合膜の所定部位をエツチング
して除去する。エツチングは、例えば、上記複合股上に
フォトレジストによりバクーニングを施した後、酸化膜
及び窒化膜を半導体基板表面に至るまで、例えばRIE
法によって行うことができる。次に、酸化処理して上記
除去部に対応する基板表層に酸化物層を形成する。
酸化処理は、酸化剤の雰囲気下で、通常950〜110
0”Cの範囲の温度が適しており、上記形成した窒化膜
によってその下部の基板表面への酸化剤の拡散を抑えて
選択酸化によって行なわれる。選択酸化によって形成さ
れた熱酸化膜は上記第1層目の酸化膜の2倍以上の、膜
厚となるように形成するのがよく、通常500〜600
0人が適している。
0”Cの範囲の温度が適しており、上記形成した窒化膜
によってその下部の基板表面への酸化剤の拡散を抑えて
選択酸化によって行なわれる。選択酸化によって形成さ
れた熱酸化膜は上記第1層目の酸化膜の2倍以上の、膜
厚となるように形成するのがよく、通常500〜600
0人が適している。
次に、この熱酸化膜を、例えばRIE法によってエツチ
ングして除去する。この結果、ゆるやかな凹部が形成さ
れる。次に、上記複合膜をマスクとして上記除去部を通
じて基板をエツチングすれば、上記ゆるやかな凹部の内
側をエツチングすることになり、トレンチが形成される
。
ングして除去する。この結果、ゆるやかな凹部が形成さ
れる。次に、上記複合膜をマスクとして上記除去部を通
じて基板をエツチングすれば、上記ゆるやかな凹部の内
側をエツチングすることになり、トレンチが形成される
。
次に、上記複合膜を除去すれば、開口部周縁が面取りさ
れたトレンチが形成される。
れたトレンチが形成される。
また製法2におけるトレンチの形成は、半導体基板上に
最下層が酸化膜である酸化膜と窒化膜との複合膜を形成
する工程、この複合膜の所定部位をエツチング除去する
工程、この複合膜をマスクとしてその除去部を通じて半
導体基板をエツチングして所定深さの溝を形成する工程
、次いで、複合膜の除去部を通じてこの所定深さの溝の
内面を酸化処理して酸化物層を形成した後、上記複合膜
及び酸化物層を除去する工程、により開口部を面取りし
て行なわれる。
最下層が酸化膜である酸化膜と窒化膜との複合膜を形成
する工程、この複合膜の所定部位をエツチング除去する
工程、この複合膜をマスクとしてその除去部を通じて半
導体基板をエツチングして所定深さの溝を形成する工程
、次いで、複合膜の除去部を通じてこの所定深さの溝の
内面を酸化処理して酸化物層を形成した後、上記複合膜
及び酸化物層を除去する工程、により開口部を面取りし
て行なわれる。
半導体基板上に形成する複合膜の最下層は酸化膜であり
、通常厚さ 100〜600人が適している。
、通常厚さ 100〜600人が適している。
この厚さが薄くなるとトレンチ開口部周縁の面取り部が
徐々に小さくなり50人未満ではこの発明の効果が不充
分となり好ましくない。この上に窒化膜が形成される。
徐々に小さくなり50人未満ではこの発明の効果が不充
分となり好ましくない。この上に窒化膜が形成される。
窒化膜は酸化剤の通過を抑えるので選択酸化のマスクと
して作用する。ざらにこの上に任意に酸化膜、窒化膜を
堆積して複合膜を形成する。この複合膜の上に、フォト
技術により、所定深さの溝を掘るためのパターニングを
施した後、エツチング技術により、半導体基板までエツ
チングして上記酸化膜、及び窒化シリコン膜を上記パタ
ーンに従って除去し、さらに半導体基板に、エツチング
を施し所定深さの溝を形成する。しかる後、選択酸化法
によりこの溝部全体に酸化膜を形成する。この結果、半
導体基板の所定深さの溝開口部周縁のエツジが酸化され
ることになる。この酸化膜の厚さは、通常300〜15
00人が適している。この酸化膜が薄くなるとトレンチ
周縁の面取り部が徐々に小さくなり 100人未満では
この発明の効果が不充分となり好ましくない。
して作用する。ざらにこの上に任意に酸化膜、窒化膜を
堆積して複合膜を形成する。この複合膜の上に、フォト
技術により、所定深さの溝を掘るためのパターニングを
施した後、エツチング技術により、半導体基板までエツ
チングして上記酸化膜、及び窒化シリコン膜を上記パタ
ーンに従って除去し、さらに半導体基板に、エツチング
を施し所定深さの溝を形成する。しかる後、選択酸化法
によりこの溝部全体に酸化膜を形成する。この結果、半
導体基板の所定深さの溝開口部周縁のエツジが酸化され
ることになる。この酸化膜の厚さは、通常300〜15
00人が適している。この酸化膜が薄くなるとトレンチ
周縁の面取り部が徐々に小さくなり 100人未満では
この発明の効果が不充分となり好ましくない。
次に、上記複合膜及び酸化膜を除去すれば開口部周縁が
面取りされたトレンチが形成される。
面取りされたトレンチが形成される。
さらに製法3においてトレンチの形成は、半導体基板の
所定部位をエツチングして所定深さの溝を形成する工程
、次いで酸化処理して溝部内面を含む半導体基板表面に
酸化物層を形成する工程、この酸化物層を上記溝部の開
口部の周縁の半導体基板エツジが露出するまでエツチン
グする工程、露出したエツジをエツチングして面取りし
たのち、残存する酸化物層を除去する工程、により開口
部周縁を面取りして行なわれる。
所定部位をエツチングして所定深さの溝を形成する工程
、次いで酸化処理して溝部内面を含む半導体基板表面に
酸化物層を形成する工程、この酸化物層を上記溝部の開
口部の周縁の半導体基板エツジが露出するまでエツチン
グする工程、露出したエツジをエツチングして面取りし
たのち、残存する酸化物層を除去する工程、により開口
部周縁を面取りして行なわれる。
まず、半導体基板に所定深さの溝を形成し、この溝を酸
化処理する。溝の酸化温度は低温でよく、通常800〜
900℃が適している。酸化量はフラット部で20nm
程度が適しており、酸化膜はフラット部に比べ満開口部
の周縁のエツジ部で薄くなる。
化処理する。溝の酸化温度は低温でよく、通常800〜
900℃が適している。酸化量はフラット部で20nm
程度が適しており、酸化膜はフラット部に比べ満開口部
の周縁のエツジ部で薄くなる。
次に、酸化膜(S102)をエツチングする。エツチン
グは、例えば、フッ化水素酸により、好適に行うことが
でき、フッ化水素酸は1〜5重量%のHF水溶液として
用いるのが適している。この際、8102膜は、溝開口
部周縁の形状急峻部の薄い所が最初になくなるが、この
時、他の部分ではまだ5i02膜が残っている。ここで
エツチングを止める。この結果、溝開口部周縁のエツジ
のみSi面が露出した状態になる。
グは、例えば、フッ化水素酸により、好適に行うことが
でき、フッ化水素酸は1〜5重量%のHF水溶液として
用いるのが適している。この際、8102膜は、溝開口
部周縁の形状急峻部の薄い所が最初になくなるが、この
時、他の部分ではまだ5i02膜が残っている。ここで
エツチングを止める。この結果、溝開口部周縁のエツジ
のみSi面が露出した状態になる。
次に、このエツジ(Si面)をエツチングして溝開口部
周縁の面取りをする。このエツチング方法は5i02と
の選択比の大きい、例えば等方性プラズマエツチングま
たはHNO3/’HF/HClO4/H20=40/1
/6/40を用いたウェットエツチングが適している。
周縁の面取りをする。このエツチング方法は5i02と
の選択比の大きい、例えば等方性プラズマエツチングま
たはHNO3/’HF/HClO4/H20=40/1
/6/40を用いたウェットエツチングが適している。
この後、上記残りの8102を除去して開口部周縁が面
取りされたトレンチが形成される。
取りされたトレンチが形成される。
(ホ〉作 用
製法1
半導体基板上のパターニングされた複合膜をマスクとし
て、複合膜のバターニング除去部の半導体基板を選択酸
化したとき、複合膜とそのバターニング除去部境界付近
においては複合股下部の基板も酸化される。このように
形成された酸化膜を除去すれば上記複合膜除去部よりも
わずかに大きく開口した凹部を形成し、次に上記複合膜
のパタニングを通してエツチングすれば上記凹部の内側
に所定深さの溝を形成することになり開口部周縁が面取
りされたトレンチが形成される。
て、複合膜のバターニング除去部の半導体基板を選択酸
化したとき、複合膜とそのバターニング除去部境界付近
においては複合股下部の基板も酸化される。このように
形成された酸化膜を除去すれば上記複合膜除去部よりも
わずかに大きく開口した凹部を形成し、次に上記複合膜
のパタニングを通してエツチングすれば上記凹部の内側
に所定深さの溝を形成することになり開口部周縁が面取
りされたトレンチが形成される。
製法2
半導体基板上のバターニングされた複合膜をマスクとし
て、半導体基板に所定深さの溝を形成し、ざらにこの溝
を選択酸化したとき、直接に溝の内面が酸化され酸化物
層を形成すると共に、複合、摸とそのパターニング除去
部境界付近においては複合膜の最下層を形成する酸化膜
の端部を通して基板に酸化物層を形成するので、この酸
化物層を除去すれば開口部周縁が面取りされたトレンチ
が形成される。
て、半導体基板に所定深さの溝を形成し、ざらにこの溝
を選択酸化したとき、直接に溝の内面が酸化され酸化物
層を形成すると共に、複合、摸とそのパターニング除去
部境界付近においては複合膜の最下層を形成する酸化膜
の端部を通して基板に酸化物層を形成するので、この酸
化物層を除去すれば開口部周縁が面取りされたトレンチ
が形成される。
製法3
所定深さの溝に堆積された酸化物層は、溝開口部周縁の
厚さがその周辺平坦部に比べて薄くなり、この酸化物層
をエツチングしたとき満開口部周縁の酸化物層がまず除
去されシリコン(基板)が露出する。
厚さがその周辺平坦部に比べて薄くなり、この酸化物層
をエツチングしたとき満開口部周縁の酸化物層がまず除
去されシリコン(基板)が露出する。
上記のように開口部周縁を面取りしたトレンチの上にト
レンチ型メモリキャパシタの絶縁膜を形成したとき、開
口部周縁の膜厚低下が防止される。
レンチ型メモリキャパシタの絶縁膜を形成したとき、開
口部周縁の膜厚低下が防止される。
(へ)実施例
以下、本発明の実施例を図によって説明する。
実施例1
まず、第2図に示すように、単結晶シリコン基板1上に
熱酸化膜2を300人形成し、その後、CVD技術によ
り、熱酸化膜2に窒化シリコン膜3を900人堆積し、
さらに、CVD技術により、窒化シリコン膜13上に酸
化膜4を11,000人堆積し、しかる後、フォト技術
により、トレンチ型キャパシタのためのパターニングを
施し、レジスト5をマスクとしてRIE技術により、酸
化14、窒化シリコン膜3及び熱酸化!!2をエツチン
グし、除去する。
熱酸化膜2を300人形成し、その後、CVD技術によ
り、熱酸化膜2に窒化シリコン膜3を900人堆積し、
さらに、CVD技術により、窒化シリコン膜13上に酸
化膜4を11,000人堆積し、しかる後、フォト技術
により、トレンチ型キャパシタのためのパターニングを
施し、レジスト5をマスクとしてRIE技術により、酸
化14、窒化シリコン膜3及び熱酸化!!2をエツチン
グし、除去する。
次に、第3図に示すように、上記除去した部分に選択酸
化法により、熱酸化膜8を3,000人形成する。
化法により、熱酸化膜8を3,000人形成する。
次に、第4図に示すように、熱酸化膜8をRIE技術に
よりエツチングし除去する。
よりエツチングし除去する。
さらに、酸化膜4をマスクとして、シリコン基板1にR
IEVi、術により、溝掘りのエツチングを深さ34ま
で行う。その後、酸化膜4、窒化シリコン模3及び熱酸
化膜2を除去して第5図に示すようにトレンチ10を形
成する。
IEVi、術により、溝掘りのエツチングを深さ34ま
で行う。その後、酸化膜4、窒化シリコン模3及び熱酸
化膜2を除去して第5図に示すようにトレンチ10を形
成する。
最後に、第1図に示すように、熱酸化法により、キャパ
シタ絶縁膜として熱酸化膜6を100人形成し、さらに
、CVD技術により、電極用のポリシリコン7を堆積し
、溝を埋め、上記ポリシリコン7に、拡散技術により、
ドーピングを行い電極とする。この結果、第1図の如く
、トレンチ開口部周縁9の見込み角が広がり、エツジが
除去されたトレンチ型キャパシターが得られる。このよ
うにして得られた半導体記憶装置は耐圧信頼性の高いも
のであった。
シタ絶縁膜として熱酸化膜6を100人形成し、さらに
、CVD技術により、電極用のポリシリコン7を堆積し
、溝を埋め、上記ポリシリコン7に、拡散技術により、
ドーピングを行い電極とする。この結果、第1図の如く
、トレンチ開口部周縁9の見込み角が広がり、エツジが
除去されたトレンチ型キャパシターが得られる。このよ
うにして得られた半導体記憶装置は耐圧信頼性の高いも
のであった。
実施例2
まず、第7図において、単結晶シリコン基板11上に、
熱酸化膜12を200人形成し、その後、CVD技術に
より、熱酸化膜12上に窒化シリコン膜13を900人
堆積し、ざらにCVD技術により、窒化シリコン膜13
上に、酸化膜14を8.000人堆積し、しかる後、フ
ォト技術により、トレンチ型キャパシタのためのパター
ニングを施し、レジスト15をマスクとして、RIE技
術により、酸化膜14、窒化シリコン膜13及び熱酸化
膜12をエツチングし、除去する。
熱酸化膜12を200人形成し、その後、CVD技術に
より、熱酸化膜12上に窒化シリコン膜13を900人
堆積し、ざらにCVD技術により、窒化シリコン膜13
上に、酸化膜14を8.000人堆積し、しかる後、フ
ォト技術により、トレンチ型キャパシタのためのパター
ニングを施し、レジスト15をマスクとして、RIE技
術により、酸化膜14、窒化シリコン膜13及び熱酸化
膜12をエツチングし、除去する。
次に、第8図に示すように、上記レジスト15を除去し
た後、酸化膜14をマスクとしてシリコン基板11にR
IE技術により、溝掘りのエツチングを深さ3廓まで行
う。
た後、酸化膜14をマスクとしてシリコン基板11にR
IE技術により、溝掘りのエツチングを深さ3廓まで行
う。
次に、第9図に示すように、酸化II!14を除去した
後、選択酸化法により、溝掘り部分の側面、及び底面に
、熱酸化膜18を1 、000人形成する。
後、選択酸化法により、溝掘り部分の側面、及び底面に
、熱酸化膜18を1 、000人形成する。
ざらに、窒化シリコン膜13を除去し、続いて熱酸化膜
12及び18を除去すると第10図に示すように開口部
周縁の見込み角が広がり面取りされたトレンチ20が形
成される。
12及び18を除去すると第10図に示すように開口部
周縁の見込み角が広がり面取りされたトレンチ20が形
成される。
最後に、第6図に示すように、熱酸化法により、キャパ
シタ絶縁膜として熱酸化膜16を100人形成し、ざら
にCVD技術により、電極用のポリシリコン17を堆積
し、トレンチ20を埋め、上記ポリシリコン17に拡散
技術により、ドーピングを行い、電極とする。
シタ絶縁膜として熱酸化膜16を100人形成し、ざら
にCVD技術により、電極用のポリシリコン17を堆積
し、トレンチ20を埋め、上記ポリシリコン17に拡散
技術により、ドーピングを行い、電極とする。
このようにして得られた半導体記憶装置は実施例1と同
様耐圧信頼性の高いものであった。
様耐圧信頼性の高いものであった。
実施例3
まず、第12図にように、半導体基板21上にRIEで
エツチングして福1膚、深ざ4 pmの溝22を形成す
る。次に第13図に示すように、溝内を900℃乾燥酸
素雰囲気で酸化し、厚ざ20nmの酸化膜24を形成す
る。このとき、溝開口部周縁23の酸化膜が10nII
l程度まで薄くなった。次に5%HFで8102を部分
エツチングすると、第14図に示すように溝開口部周縁
のSiC2が完全に除去され、81面25が露出するが
、上面フラット部や、溝側面の8102はまだ5〜10
nIIIPi!度残っている。この状態で例えばCF4
+02ガスの等方性プラズマエツチングでエツチングを
行うと、第15図に示すように、上記露出した溝開口部
周縁の81面のみがエツチングされ、溝上部コーナ一部
の形状がまるくなる。この後残りのSiC2をフッ化水
素酸で除去し、第16図のようにキャパシタ絶縁膜26
を形成すれば、第11図のように平面キャパシター並み
の信頼性の高いトレンチキャパシタが形成できる。
エツチングして福1膚、深ざ4 pmの溝22を形成す
る。次に第13図に示すように、溝内を900℃乾燥酸
素雰囲気で酸化し、厚ざ20nmの酸化膜24を形成す
る。このとき、溝開口部周縁23の酸化膜が10nII
l程度まで薄くなった。次に5%HFで8102を部分
エツチングすると、第14図に示すように溝開口部周縁
のSiC2が完全に除去され、81面25が露出するが
、上面フラット部や、溝側面の8102はまだ5〜10
nIIIPi!度残っている。この状態で例えばCF4
+02ガスの等方性プラズマエツチングでエツチングを
行うと、第15図に示すように、上記露出した溝開口部
周縁の81面のみがエツチングされ、溝上部コーナ一部
の形状がまるくなる。この後残りのSiC2をフッ化水
素酸で除去し、第16図のようにキャパシタ絶縁膜26
を形成すれば、第11図のように平面キャパシター並み
の信頼性の高いトレンチキャパシタが形成できる。
比較例1
以下に、従来の[−レンチ型メモリ−キャパシタの製造
方法を図で説明する。
方法を図で説明する。
まず、第18図に示すように、単結晶シリコン基板31
上に、CVD技術により、酸化膜34を8.0OOA堆
積し、その後、フォト技術により、トレンチキャパシタ
のためのパターニングを施し、レジスト35をマスクと
して、酸化g!34を、RIE技術によりエツチングす
る。
上に、CVD技術により、酸化膜34を8.0OOA堆
積し、その後、フォト技術により、トレンチキャパシタ
のためのパターニングを施し、レジスト35をマスクと
して、酸化g!34を、RIE技術によりエツチングす
る。
次に、第19図に示すように、上記レジスト35を除去
した後、酸化ll34をマスクとしてシリコン基板31
にRIE技術により、満掘りのエツチングを、深さ3癖
まで行う。
した後、酸化ll34をマスクとしてシリコン基板31
にRIE技術により、満掘りのエツチングを、深さ3癖
まで行う。
次に、酸化膜34を除去してトレンチを形成した後、第
17図に示すようにキャパシター絶縁膜36を熱酸化法
により、熱酸化膜を100A形成し、さらに、電極用の
ポリシリコン37をCVD技術により堆積し、トレンチ
を埋め、上記ポリシリコン37に拡散技術により、ドー
ピングを行い、電極とする。
17図に示すようにキャパシター絶縁膜36を熱酸化法
により、熱酸化膜を100A形成し、さらに、電極用の
ポリシリコン37をCVD技術により堆積し、トレンチ
を埋め、上記ポリシリコン37に拡散技術により、ドー
ピングを行い、電極とする。
前述した従来のトレンチ型メモリ−キャパシタの製造方
法では、第17図の如く、トレンチ開口部周縁3つのエ
ツジが急峻であり、その部分の熱酸化Wi36が薄くな
っており、耐圧及び信頼性が低かった。
法では、第17図の如く、トレンチ開口部周縁3つのエ
ツジが急峻であり、その部分の熱酸化Wi36が薄くな
っており、耐圧及び信頼性が低かった。
(ト)発明の効果
この発明によれば、高耐圧で高信頼性のトレンチ型メモ
リ−キャパシターを有する半導体記憶装置及びその簡便
な製法を提供することができる。
リ−キャパシターを有する半導体記憶装置及びその簡便
な製法を提供することができる。
第1図〜第5図、第6図〜第10図及び第11〜第16
図はこの発明の実施例の各工程説明図、第17図〜第1
9図は、本発明に対応する従来の方法の説明図である。 11.27.31・・・・・・単結晶シリコン基板、1
2・・・・・・熱酸化膜、 13・・・・・・窒化シリコン膜、 14.24.34・・・・・・酸化膜、15.35・・
・・・・レジスト、 16.26.36・・・・・・キャパシター絶縁膜、7
、 17. 27. 37・・・・・・電極用ポリシリ
コン膜、 8、18・・・・・・ 選択酸化により形成された酸化物層、 9.19,29.39・・・・・・トレンチ開口部周縁
、23・・・・・・溝開口部周縁、 10.20.22・・・・・・トレンチ。 第 図 デ 図 第 図 笛 胃 竿 閃 竿4 図 第 閃 竿 図 デ11 閃 幣 5w 第 図 笥14 @ 笥 6m
図はこの発明の実施例の各工程説明図、第17図〜第1
9図は、本発明に対応する従来の方法の説明図である。 11.27.31・・・・・・単結晶シリコン基板、1
2・・・・・・熱酸化膜、 13・・・・・・窒化シリコン膜、 14.24.34・・・・・・酸化膜、15.35・・
・・・・レジスト、 16.26.36・・・・・・キャパシター絶縁膜、7
、 17. 27. 37・・・・・・電極用ポリシリ
コン膜、 8、18・・・・・・ 選択酸化により形成された酸化物層、 9.19,29.39・・・・・・トレンチ開口部周縁
、23・・・・・・溝開口部周縁、 10.20.22・・・・・・トレンチ。 第 図 デ 図 第 図 笛 胃 竿 閃 竿4 図 第 閃 竿 図 デ11 閃 幣 5w 第 図 笥14 @ 笥 6m
Claims (1)
- 【特許請求の範囲】 1、トレンチが形成された半導体基板上に絶縁層を有し
て構成されるトレンチ型メモリ−キャパシタを備えてな
る半導体記憶装置の製法において、上記トレンチの形成
が、半導体基板上に酸化膜と窒化膜との複合膜を形成す
る工程、この複合膜の所定部位をエッチング除去した後
、酸化処理して上記除去部に対応する半導体基板表層に
酸化物層を形成する工程、この酸化物層をエッチング除
去した後、上記複合膜をマスクとして該複合膜の除去部
を通じて半導体基板をエッチングして所定の深さの溝を
形成し、次いでこの複合膜を除去する工程、により開口
部周縁を面取りして行なわれることを特徴とする半導体
記憶装置の製法。 2、トレンチが形成された半導体基板上に絶縁層を有し
て構成されるトレンチ型メモリ−キャパシタを備えてな
る半導体記憶装置の製法において、上記トレンチの形成
が、半導体基板上に最下層が酸化膜である酸化膜と窒化
膜との複合膜を形成する工程、この複合膜の所定部位を
エッチング除去する工程、この複合膜をマスクとしてそ
の除去部を通じて半導体基板をエッチングして所定の深
さの溝を形成する工程、次いで複合膜の除去部を通じて
この溝内面を酸化処理して酸化物層を形成した後上記複
合膜及び酸化物層を除去する工程、により開口部周縁を
面取りして行なわれることを特徴とする半導体記憶装置
の製法。 3、トレンチが形成された半導体基板上に絶縁層を有し
て構成されるトレンチ型メモリ−キャパシタを備えてな
る半導体記憶装置の製法において、上記トレンチの形成
が、半導体基板の所定部位をエッチングして所定深さの
溝を形成する工程、次いで酸化処理して溝内面を含む半
導体基板表面に酸化物層を形成する工程、この酸化物層
を上記溝開口部の周縁の半導体基板エッジが露出するま
でエッチングする工程、露出したエッジをエッチングし
て面取りした後、残存する酸化物層を除去する工程、に
より開口部周縁を面取りして行なわれることを特徴とす
る半導体記憶装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63191089A JPH0239529A (ja) | 1988-07-29 | 1988-07-29 | 半導体記憶装置の製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63191089A JPH0239529A (ja) | 1988-07-29 | 1988-07-29 | 半導体記憶装置の製法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0239529A true JPH0239529A (ja) | 1990-02-08 |
Family
ID=16268673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63191089A Pending JPH0239529A (ja) | 1988-07-29 | 1988-07-29 | 半導体記憶装置の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0239529A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006101125A1 (ja) | 2005-03-24 | 2006-09-28 | Hitachi Metals, Ltd. | 排気系部品 |
US20230374928A1 (en) * | 2020-11-20 | 2023-11-23 | Caterpillar Inc. | Exhaust manifold having turbine connector with turbine foot |
-
1988
- 1988-07-29 JP JP63191089A patent/JPH0239529A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006101125A1 (ja) | 2005-03-24 | 2006-09-28 | Hitachi Metals, Ltd. | 排気系部品 |
US20230374928A1 (en) * | 2020-11-20 | 2023-11-23 | Caterpillar Inc. | Exhaust manifold having turbine connector with turbine foot |
US11988126B2 (en) * | 2020-11-20 | 2024-05-21 | Caterpillar Inc. | Exhaust manifold having turbine connector with turbine foot |
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