JPH01160046A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01160046A JPH01160046A JP62319643A JP31964387A JPH01160046A JP H01160046 A JPH01160046 A JP H01160046A JP 62319643 A JP62319643 A JP 62319643A JP 31964387 A JP31964387 A JP 31964387A JP H01160046 A JPH01160046 A JP H01160046A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 5
- 239000001301 oxygen Substances 0.000 claims abstract description 5
- 230000001590 oxidative effect Effects 0.000 claims abstract 2
- 238000003860 storage Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特にダイナミ・ツクメモ
リセルを構成する蓄積キャパシタの製造方法に関し。
リセルを構成する蓄積キャパシタの製造方法に関し。
窒化シリコン膜の耐圧向上を目的とじ７第１の電極７の
上に化学的気相成長法により窒化シリコン膜８を成長さ
せた後、該窒化シリコン膜８の上にポリシリコン膜１０
を成長させ、ついで酸素雰囲気中で酸化処理する工程と
、その上に第２の電極９を形成する工程とを含む構成と
する。
上に化学的気相成長法により窒化シリコン膜８を成長さ
せた後、該窒化シリコン膜８の上にポリシリコン膜１０
を成長させ、ついで酸素雰囲気中で酸化処理する工程と
、その上に第２の電極９を形成する工程とを含む構成と
する。
本発明は半導体装置の製造方法に係り、特にタイナミソ
クメモリセルを構成する蓄積キャパシタの製造方法に関
する。
クメモリセルを構成する蓄積キャパシタの製造方法に関
する。
第３図に従来のダイナミックメモリセルを示す。
フィールド酸化膜２の形成されているシリコン基板１の
上にソース３．ドレイン４．ゲート５が形成され、ソー
ス３の上にＡｌ電極６．トレイン４の上に第１の電極７
が形成されている。第１の電極７の上に窒化シリコン膜
８及び第２の電極９が順次積層され、蓄積キャパシタを
形成する。
上にソース３．ドレイン４．ゲート５が形成され、ソー
ス３の上にＡｌ電極６．トレイン４の上に第１の電極７
が形成されている。第１の電極７の上に窒化シリコン膜
８及び第２の電極９が順次積層され、蓄積キャパシタを
形成する。
ダイナミックメモリセルの微細化に伴い、菩積キャパシ
タも微細化されるが、蓄積キャパシタの容量を稼くため
には誘電体膜である窒化シリコンの膜厚を小さくする必
要がある。しかし、膜厚を小さくすると、従来の化学気
相成長法（ＣＶＤ法）では窒化シリコン膜８にピンホー
ルを生し。
タも微細化されるが、蓄積キャパシタの容量を稼くため
には誘電体膜である窒化シリコンの膜厚を小さくする必
要がある。しかし、膜厚を小さくすると、従来の化学気
相成長法（ＣＶＤ法）では窒化シリコン膜８にピンホー
ルを生し。
そのために耐圧が下がるという問題があった。
本発明の目的は、ＣＶＤ炉で窒化シリコン膜を成長後、
何等かの処理を施し、ピンホールを埋めて耐圧性のある
窒化シリコン膜を製造する方法を提供することにある。
何等かの処理を施し、ピンホールを埋めて耐圧性のある
窒化シリコン膜を製造する方法を提供することにある。
第１図に本発明のダイナミックメモリセルを示す。第１
の電極７の上にＣＶＤ法により窒化シリコン膜８を成長
させた後、該窒化シリコン膜８の上にポリシリコン膜１
０を成長させ、ついで酸素雰囲気中で酸化処理する工程
と、その」−に第２の電極９を形成する工程とを含む製
造方法により。
の電極７の上にＣＶＤ法により窒化シリコン膜８を成長
させた後、該窒化シリコン膜８の上にポリシリコン膜１
０を成長させ、ついで酸素雰囲気中で酸化処理する工程
と、その」−に第２の電極９を形成する工程とを含む製
造方法により。
前記問題点は解決される。
〔作用〕
第４図はピンボールの埋込み酸化を示す図で。
この図により作用を説明する。
ＣＶＤ法で形成された窒化シリコン膜８は膜厚が小さい
時はピンホールが存在しているが、その上に続いてポリ
シリコン膜１０を形成するとポリシリコンの一部はピン
ホールを埋める。次いで酸化処理を施すことにより、酸
化シリコン膜１０Ａが形成され、ピンホールのポリシリ
コンも酸化する。ポリシリコンは酸化すると体積が約２
倍に膨張するので、ピンボールの埋め込みに効果的であ
る。さらに窒化シリコン膜も一部酸化して窒化シリコン
膜は緻密化する。以」二の作用により耐圧が向上する。
時はピンホールが存在しているが、その上に続いてポリ
シリコン膜１０を形成するとポリシリコンの一部はピン
ホールを埋める。次いで酸化処理を施すことにより、酸
化シリコン膜１０Ａが形成され、ピンホールのポリシリ
コンも酸化する。ポリシリコンは酸化すると体積が約２
倍に膨張するので、ピンボールの埋め込みに効果的であ
る。さらに窒化シリコン膜も一部酸化して窒化シリコン
膜は緻密化する。以」二の作用により耐圧が向上する。
形成するポリシリコン膜は厚過ぎるとキャパシタの容量
が低下するので、５０Å以下に抑える必要がある。
が低下するので、５０Å以下に抑える必要がある。
以下第１図及び第２図により本発明の実施例について説
明する。第１図は本発明のダイナミックメモリセル、第
２図は蓄積キャパシタの製造工程である。
明する。第１図は本発明のダイナミックメモリセル、第
２図は蓄積キャパシタの製造工程である。
第１図参照
（１）フィールド酸化膜２の形成されているシリコン基
板１の上にソース３．ドレイン４．ゲート５を形成する
。次いで、ドレイン４の上に蓄積キャパシタの一方の電
極を構成するための第１の電極７を形成する。第１の電
極７としてはポリシリコンを使用する。
板１の上にソース３．ドレイン４．ゲート５を形成する
。次いで、ドレイン４の上に蓄積キャパシタの一方の電
極を構成するための第１の電極７を形成する。第１の電
極７としてはポリシリコンを使用する。
第２図参照
（１１）第１の電極７の上に、減圧ＣＶＤ法により誘電
体膜厚１３０人の窒化シリコン膜（５４３Ｎ ４ ）８
を形成し、減圧したまま同一チャンハ内で連続してＣＶ
Ｄ法によりポリシリコン膜１０を約１０人成長した後、
１００ Ｔｏｒｒの減圧酸素雰囲気中で９５０℃の酸
化処理を行い酸化シリコン膜１０Ａを形成する。しかる
後キャパシタの他方の電極となるポリシリコンの第２の
電極９を形成する。
体膜厚１３０人の窒化シリコン膜（５４３Ｎ ４ ）８
を形成し、減圧したまま同一チャンハ内で連続してＣＶ
Ｄ法によりポリシリコン膜１０を約１０人成長した後、
１００ Ｔｏｒｒの減圧酸素雰囲気中で９５０℃の酸
化処理を行い酸化シリコン膜１０Ａを形成する。しかる
後キャパシタの他方の電極となるポリシリコンの第２の
電極９を形成する。
第１図参照
（ｉｉｉ ）このようにして蓄積キャパシタを形成した
後１表面をＰＳＧでカバーする。ビット線となるＡＩ電
極は、ＰＳＧにコンタクトボールを形成してから形成す
る。
後１表面をＰＳＧでカバーする。ビット線となるＡＩ電
極は、ＰＳＧにコンタクトボールを形成してから形成す
る。
本発明によれば、容量が大きく、シがも耐圧の大きい蓄
積キャパシタを提供することが出来る。
積キャパシタを提供することが出来る。
第１図は本発明のダイナミックメモリセル。
第２図は蓄積キャパシタの製造工程。
１はシリコン基板。
２はフィールド酸化膜。
３はソース。
４はドレイン。
５はゲート。
６はＡＩ電極。
７は第１の電極。
８は窒化シリコン膜。
９は第２の電極
１０はポリシリコン膜。
１０Ａは酸化シリコン膜
７壬甲す１と７）ケＬ弓巧）σン（ポ′）ＳＬ）（ａ）
従来ｅダイアミー／７メ石ノ℃１し
第 ３図
Claims (1)
- ダイナミックメモリセルを構成する蓄積キャパシタを形
成するに際し、第１の電極７の上に化学気相成長法によ
り窒化シリコン膜８を成長させた後、該窒化シリコン膜
８の上にポリシリコン膜１０を成長させ、ついで酸素雰
囲気中で酸化処理する工程と、その上に第２の電極９を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319643A JPH01160046A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319643A JPH01160046A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01160046A true JPH01160046A (ja) | 1989-06-22 |
Family
ID=18112588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319643A Pending JPH01160046A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980020885A (ko) * | 1996-09-12 | 1998-06-25 | 김광호 | 커패시터 제조공정 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911665A (ja) * | 1982-07-12 | 1984-01-21 | Nec Corp | 半導体装置 |
| JPS61133657A (ja) * | 1984-12-03 | 1986-06-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-12-17 JP JP62319643A patent/JPH01160046A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911665A (ja) * | 1982-07-12 | 1984-01-21 | Nec Corp | 半導体装置 |
| JPS61133657A (ja) * | 1984-12-03 | 1986-06-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980020885A (ko) * | 1996-09-12 | 1998-06-25 | 김광호 | 커패시터 제조공정 |
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