JPH01160046A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01160046A JPH01160046A JP62319643A JP31964387A JPH01160046A JP H01160046 A JPH01160046 A JP H01160046A JP 62319643 A JP62319643 A JP 62319643A JP 31964387 A JP31964387 A JP 31964387A JP H01160046 A JPH01160046 A JP H01160046A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特にダイナミ・ツクメモ
リセルを構成する蓄積キャパシタの製造方法に関し。
リセルを構成する蓄積キャパシタの製造方法に関し。
窒化シリコン膜の耐圧向上を目的とじ7第1の電極7の
上に化学的気相成長法により窒化シリコン膜8を成長さ
せた後、該窒化シリコン膜8の上にポリシリコン膜10
を成長させ、ついで酸素雰囲気中で酸化処理する工程と
、その上に第2の電極9を形成する工程とを含む構成と
する。
上に化学的気相成長法により窒化シリコン膜8を成長さ
せた後、該窒化シリコン膜8の上にポリシリコン膜10
を成長させ、ついで酸素雰囲気中で酸化処理する工程と
、その上に第2の電極9を形成する工程とを含む構成と
する。
本発明は半導体装置の製造方法に係り、特にタイナミソ
クメモリセルを構成する蓄積キャパシタの製造方法に関
する。
クメモリセルを構成する蓄積キャパシタの製造方法に関
する。
第3図に従来のダイナミックメモリセルを示す。
フィールド酸化膜2の形成されているシリコン基板1の
上にソース3.ドレイン4.ゲート5が形成され、ソー
ス3の上にAl電極6.トレイン4の上に第1の電極7
が形成されている。第1の電極7の上に窒化シリコン膜
8及び第2の電極9が順次積層され、蓄積キャパシタを
形成する。
上にソース3.ドレイン4.ゲート5が形成され、ソー
ス3の上にAl電極6.トレイン4の上に第1の電極7
が形成されている。第1の電極7の上に窒化シリコン膜
8及び第2の電極9が順次積層され、蓄積キャパシタを
形成する。
ダイナミックメモリセルの微細化に伴い、菩積キャパシ
タも微細化されるが、蓄積キャパシタの容量を稼くため
には誘電体膜である窒化シリコンの膜厚を小さくする必
要がある。しかし、膜厚を小さくすると、従来の化学気
相成長法(CVD法)では窒化シリコン膜8にピンホー
ルを生し。
タも微細化されるが、蓄積キャパシタの容量を稼くため
には誘電体膜である窒化シリコンの膜厚を小さくする必
要がある。しかし、膜厚を小さくすると、従来の化学気
相成長法(CVD法)では窒化シリコン膜8にピンホー
ルを生し。
そのために耐圧が下がるという問題があった。
本発明の目的は、CVD炉で窒化シリコン膜を成長後、
何等かの処理を施し、ピンホールを埋めて耐圧性のある
窒化シリコン膜を製造する方法を提供することにある。
何等かの処理を施し、ピンホールを埋めて耐圧性のある
窒化シリコン膜を製造する方法を提供することにある。
第1図に本発明のダイナミックメモリセルを示す。第1
の電極7の上にCVD法により窒化シリコン膜8を成長
させた後、該窒化シリコン膜8の上にポリシリコン膜1
0を成長させ、ついで酸素雰囲気中で酸化処理する工程
と、その」−に第2の電極9を形成する工程とを含む製
造方法により。
の電極7の上にCVD法により窒化シリコン膜8を成長
させた後、該窒化シリコン膜8の上にポリシリコン膜1
0を成長させ、ついで酸素雰囲気中で酸化処理する工程
と、その」−に第2の電極9を形成する工程とを含む製
造方法により。
前記問題点は解決される。
〔作用〕
第4図はピンボールの埋込み酸化を示す図で。
この図により作用を説明する。
CVD法で形成された窒化シリコン膜8は膜厚が小さい
時はピンホールが存在しているが、その上に続いてポリ
シリコン膜10を形成するとポリシリコンの一部はピン
ホールを埋める。次いで酸化処理を施すことにより、酸
化シリコン膜10Aが形成され、ピンホールのポリシリ
コンも酸化する。ポリシリコンは酸化すると体積が約2
倍に膨張するので、ピンボールの埋め込みに効果的であ
る。さらに窒化シリコン膜も一部酸化して窒化シリコン
膜は緻密化する。以」二の作用により耐圧が向上する。
時はピンホールが存在しているが、その上に続いてポリ
シリコン膜10を形成するとポリシリコンの一部はピン
ホールを埋める。次いで酸化処理を施すことにより、酸
化シリコン膜10Aが形成され、ピンホールのポリシリ
コンも酸化する。ポリシリコンは酸化すると体積が約2
倍に膨張するので、ピンボールの埋め込みに効果的であ
る。さらに窒化シリコン膜も一部酸化して窒化シリコン
膜は緻密化する。以」二の作用により耐圧が向上する。
形成するポリシリコン膜は厚過ぎるとキャパシタの容量
が低下するので、50Å以下に抑える必要がある。
が低下するので、50Å以下に抑える必要がある。
以下第1図及び第2図により本発明の実施例について説
明する。第1図は本発明のダイナミックメモリセル、第
2図は蓄積キャパシタの製造工程である。
明する。第1図は本発明のダイナミックメモリセル、第
2図は蓄積キャパシタの製造工程である。
第1図参照
(1)フィールド酸化膜2の形成されているシリコン基
板1の上にソース3.ドレイン4.ゲート5を形成する
。次いで、ドレイン4の上に蓄積キャパシタの一方の電
極を構成するための第1の電極7を形成する。第1の電
極7としてはポリシリコンを使用する。
板1の上にソース3.ドレイン4.ゲート5を形成する
。次いで、ドレイン4の上に蓄積キャパシタの一方の電
極を構成するための第1の電極7を形成する。第1の電
極7としてはポリシリコンを使用する。
第2図参照
(11)第1の電極7の上に、減圧CVD法により誘電
体膜厚130人の窒化シリコン膜(543N 4 )8
を形成し、減圧したまま同一チャンハ内で連続してCV
D法によりポリシリコン膜10を約10人成長した後、
100 Torrの減圧酸素雰囲気中で950℃の酸
化処理を行い酸化シリコン膜10Aを形成する。しかる
後キャパシタの他方の電極となるポリシリコンの第2の
電極9を形成する。
体膜厚130人の窒化シリコン膜(543N 4 )8
を形成し、減圧したまま同一チャンハ内で連続してCV
D法によりポリシリコン膜10を約10人成長した後、
100 Torrの減圧酸素雰囲気中で950℃の酸
化処理を行い酸化シリコン膜10Aを形成する。しかる
後キャパシタの他方の電極となるポリシリコンの第2の
電極9を形成する。
第1図参照
(iii )このようにして蓄積キャパシタを形成した
後1表面をPSGでカバーする。ビット線となるAI電
極は、PSGにコンタクトボールを形成してから形成す
る。
後1表面をPSGでカバーする。ビット線となるAI電
極は、PSGにコンタクトボールを形成してから形成す
る。
本発明によれば、容量が大きく、シがも耐圧の大きい蓄
積キャパシタを提供することが出来る。
積キャパシタを提供することが出来る。
第1図は本発明のダイナミックメモリセル。
第2図は蓄積キャパシタの製造工程。
1はシリコン基板。
2はフィールド酸化膜。
3はソース。
4はドレイン。
5はゲート。
6はAI電極。
7は第1の電極。
8は窒化シリコン膜。
9は第2の電極
10はポリシリコン膜。
10Aは酸化シリコン膜
7壬甲す1と7)ケL弓巧)σン(ポ′)SL)(a)
従来eダイアミー/7メ石ノ℃1し
第 3図
Claims (1)
- ダイナミックメモリセルを構成する蓄積キャパシタを形
成するに際し、第1の電極7の上に化学気相成長法によ
り窒化シリコン膜8を成長させた後、該窒化シリコン膜
8の上にポリシリコン膜10を成長させ、ついで酸素雰
囲気中で酸化処理する工程と、その上に第2の電極9を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62319643A JPH01160046A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62319643A JPH01160046A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01160046A true JPH01160046A (ja) | 1989-06-22 |
Family
ID=18112588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62319643A Pending JPH01160046A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01160046A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980020885A (ko) * | 1996-09-12 | 1998-06-25 | 김광호 | 커패시터 제조공정 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5911665A (ja) * | 1982-07-12 | 1984-01-21 | Nec Corp | 半導体装置 |
JPS61133657A (ja) * | 1984-12-03 | 1986-06-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-12-17 JP JP62319643A patent/JPH01160046A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5911665A (ja) * | 1982-07-12 | 1984-01-21 | Nec Corp | 半導体装置 |
JPS61133657A (ja) * | 1984-12-03 | 1986-06-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980020885A (ko) * | 1996-09-12 | 1998-06-25 | 김광호 | 커패시터 제조공정 |
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