JPS6165623A - Ｃｍｏｓセレクタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速で消費電力の少ないＣＭＯＳセレクタ回路
に関するものである。

（従来の技術） ｍ（ｍ＝ｚＦ′！Ｍ≧２）本の入力のうち（７）１本を
選択する１／ｍセレクタ回路では、２本の入力のうちか
ら１本を選択する１／２セレクタ回路を複数個使用する
場合が一般的である。第３図にセレクタを１／２セレク
タ回路で構成した例を示す、１／８セレクタ回路は３本
の制御信号（Ｘｏ　＊　Ｘ　１　　＋　”２　）及びそ
の反転信号（ａｏ　＊　ａｘ　　＋　＆ｚ　）を用いて
、入力Ｉ０〜Ｉ７のうち１本のデータをＱｊに転送する
ものである。即ち、まずａＯの値により、（工。、Ｉ２
　、Ｉｎ　’、Ｉ６）が（Ｉｔ。

Ｉ３　　ＩＩｓ　　、Ｉ７）のどちらかの組が選択され
る。

選択されたのが（Ｉｏ　、Ｉ２　　、Ｉ４　、Ｉ６）の
組とすると、次にａｌによって、（ＩＯ，Ｉ４）か（Ｉ
２．Ｉ＆）のどちらかの組が選択される。これを引き続
きＡ２の値によっても２つのうち１方を選択して、最終
的に１つのデータのみが選択される。

次に、第４図に第３図で示したｌ／２セレクタ回路の回
路図を示す、（Ａ）、（Ｂ）は、１／２セレクタ回路と
してトランスファゲートとバッファを用いた場合である
。このバッファとしては通常インバータが用いられる。

なお、トランスファゲート単体でも１／２セレクタの役
目を果すが、トランスファゲート単体を数段接続した場
合、入力信号の遅延、歪みが大きく、通常バッファを挿
入し波形整形を施す。

このバッファとしてＣＭＯＳインバータ、Ｅ／ＤＭＯＳ
インバータが考えられるが、低消費電力の観点から（Ａ
）、（Ｂ）のＣＭＯＳインバータタイプが望ましい。

第５図は１／８セレクタ回路を第４図（Ｂ）の１／２セ
レクタ回路で構成した場合の従来の回路図を示す、第５
図においてＲ，−Ｒ２は８本の入力のうちどの１本を選
択するかを決゛定する選択制御信号（ａｏ　　ｅ　Ａ１
　＋　Ａ２）を保持する回路であり、Ｄ。

は選択制御信号の入力、ＣＬＫｏはＲ０〜Ｒ２に入るク
ロック信号、Ｓｏは１／８セレクタ回路が８本の入力の
うちの任意の１本選択するという接続状態にあるのか、
または８本の入力のうちどれをも選択しないという解放
状態にあるのかを指示する信号である。第５図では、Ｄ
ｏとしてＡ２　　、ａＩ　　＋　ａｏの値がＣＬＫ、に
よって直列入力した後、各ａＯ＋　ａｌ　　ｌ　Ａ２の
正転、反転両方の信号が出力されると仮定しているが、
もちろん選択制御信号は並列に入力される形式でもかま
わない。

（発明が解決しようとする問題点） このセレクタ回路に数１０ＭＨｚもの高速ディジタル信
号を入力した場合問題となるのは、ＣＭＯ３構成である
が故に低速ディジタル信号を取扱っていた場合には顕著
にならなかった消費電力の増加である。それは、第５図
の従来例では、本来動作しなくても済むバッファが動作
するため、多数のバッファでダイナミックパワーを消費
するためである。即ち１／８セレクタ回路にはＡＱ＃Ａ
６の７個のバッファが存在する。今制御信号（ａｏ。

ａｔ、Ａ２）が（ｏ　＊　’　＊　’）の場合、ＩＯが
選択されてＯｏに出力される。このときバッファＡＯ＋
　Ａ４　＋　Ａ＆は工◇　（０）のデータに従って動作
しなければいけないが、ＡＩ　　、　Ａ２　　、　Ａ３
　。

Ａ５のバッファもそれぞれＩ２　　（０）＋ｌ４（ｏ）
、Ｉ６　　（０）、Ｉｎ　　（ｏ）のデータに従って動
作する。

このセレクタ回路を応用した例として、デジタル空間ス
イッチＬＳＩがある。第５図はｌ／８セレクタ回路を８
個用いて、入線８木、出線８本のディジタル空間スイッ
チＬＳＩを構成した例であり、Ｉ０〜エフは入線、ＢＵ
はバッファＳＥ０〜ＳＥ、は１／８セレクタ回路、Ｏｏ
〜０７は出線を示す、ディジタル空間スイッチＬＳＩに
このセレクタ回路を用いると入線及び出線の数が増加し
た゛場合、ＬＳＩ中の無駄な動作をするバッファの数も
増加し、入線１６出線１８の場合で１７８回路、入線３
２出＆１３２の場合で８１２回路が無駄に電力を消費し
ていることになる。この無駄な電力は入線３２出線３２
のＬＳＩで約３０　ＭＨ，の高速ディジタル信号を入力
した場合、２００〜３００ｍＷもの値にも達し、ＣＭＯ
５の低消費電力性が損われているといった問題があった
。

本発明はこれらの欠点を除去するために、セレクタ回路
中において回路規模の増加を抑えながら、不必要な動作
を行うバッファの数をできるだけ減らすことで消費電力
の削減を図ることを目的とする。

（問題点を解決するための手段） 上記目的を達成するために、本発明は非選択のゲートを
全てオフにすると共に、非選択のＣＭＯＳバッファ入力
を“ｌ”あるいは“Ｏ”の固定値とするためのスイッチ
ング手段（Ｑ）をもうける。

（作用） 非選択のＣＭＯＳバッファ入力を“１′″あるいは“０
”の固定値としてＣＭＯ３内での電力消費を削減するの
で、全体として低消費電力のＣＭＯＳセレクタ回路が得
られる。

（実施例） 第１図は本発明の実施例であって、第５図と同様、１／
８セレクタを示したものであり、Ｒ６〜ｌ（２、Ｄｏ　
、Ｓｏ　＋ＣＬＫ６は第５図と同じである。第１図にお
いて最前段のトランスファゲートを制御する信号が増加
し、Ａ０〜Ａ３のバッファの入力を゛ｌパに固定するた
めのスイッチング手段Ｑ（Ｐｃｈ）ランジスタ）が付加
された点が第５図と大きく異なる点である。第１図の制
御回路の論理を第２図に示す、第１図の１／８セレクタ
回路の最前列の１／２セレクタ回路は接続／解放信号Ｓ
ｏ　９選択制１信号のＬＳＢ（ａｏ）およびＭＳＢ（Ａ
２）の３本の制御線で制御される。

即ち、Ｓ＝Ｏのときは１／８セレクタ回路が解放状態と
なり、最前段のトランスファゲートがすべてオフとなり
、Ｉｏ（０）〜Ｉ　？　（０）のデータを受は付けない
、このとき、Ａ０〜Ａ３の入力はｆｌｕｆ２によって“
ｌ”に固定となる。これは、Ａ０〜Ａ３はＣＭＯＳイン
バータであり、このゲート入力がハイインピーダンス状
態となった場合ＶロロとＧＮＤの中間電位となりインバ
ータでスタティック電流が流れ電力を消費する恐れがあ
り、これを防止するためである。こうすることにより、
Ａ、’−Ａ６で入力はすべて“ｌ”か°゛Ｏ″のの固定
値となり、Ａｏ＃Ａ、で消費する電力はリークによるも
のだけとなり著しく低消費電力化が図れる。さらにセレ
クタ゛回路の応用例として、第６図の空間スイッチＬＳ
Ｉを考えるとＩｏ（０）〜ｌ７（０）を駆動しているバ
ッファ（第６図のＢＵ）の負荷容量について従来Ａ０〜
Ａ３のゲート容量、トランスファゲートのゲート容量等
がすべてバッファＢＵの負荷容量となっていたが、この
容量を削減できることになる。ＣＭＯ５のダイナミック
電力はｐｏｃ　ｆ　ＣＶ”（Ｐ：消費電力、ｆ：周波数
、Ｃ：負荷容量、Ｖ二電源電圧）と表わせ、負荷容量に
比例して、消費電力を削減できることとなる。一方、３
＝ｌのときは、第１図の１／８セレクタ回路は接続状態
となり、８本の入力のうち１本を必ず選択する。このと
き、Ａ、−Ａ６のすべてのバッファが動作する必要のな
いことは既に述べており、選択制御信号のＭＳＢ（Ａ２
）によって約半分を非動作状態とすることが可能となる
。即ちａ２＝ｏの場合は、Ａ６　、ＡＩ　　、Ａ４　、
Ａ６を動作状態かツＡ２゜Ａ　３　　ｓ　ＡＳを非動作
状態とし、ａ２＝１の場合はＡ２　　ｅ　Ａ３　＋　Ａ
ｓ　ｒ　Ａ＆を動作状態かつＡ６゜Ａ　Ｉ、　Ａ　４を
非動作状態とすれば、セレクタのダイナミック電力は約
半分とすることが可能となる。

第１図において、制御回路及び制御ｌ線が増加し、バタ
ン面積の増加につながるが、制御回路の動作周波数は一
般にセレクタ回路を通過するデータの周波数に比べて低
いことから制御回路による消費電力の増加は無視できる
。

また、セレクタの規模の増大に対して選択制御信号保持
回路を除く制御回路の規模は一定であることから、入力
が３２本、４Ｂ木等の大規模セレクタ回路に対して本発
明の効果はより顕著となる。　第１図において、バッフ
ァの入力電圧固定用のトランジスタＱとしてＰ−ａｈ）
ランジスタを用いて、解放状態の出力Ｏ０を第５図の０
０と同極性（この場合“Ｏ”）としたが、もちろんＮ−
ｃｈトランジスタと制御信号として第５図の反転信号ｆ
、、ｆ２を用い、かつ最終段にさらに一段インパータを
追加することでも同等の低消費電力化を達成できる。

また、１／２セレクタ回路として第２図（Ｂ）を用いた
例で説明して来たが、第４図（Ａ）の回路を用いた場合
にも同等の効果を発揮できることは言うまでもない。

（発明の効果） 以上説明したように、ＣＭＯＳセレクタ回路に対し本説
明の回路を適用することで、不必要なバッファの電力削
減を図れることから、大規模なセレクタ回路を適用した
ディジタル空間スイッチＬＳＩ等の実現に際し、その動
作速度、消費電力の面で大きな利点がある。

【図面の簡単な説明】

第１図は本発明のセレクタ回路の実施 例（１／８セレクタ回路）を示す図、第２図は本発明の
セレクタ回路の制御論理を示す図、第３図は、２本のう
ち１本を選択する１／２セレクタを７個使用して構成し
た１／８セレクタ回路の例を示す図、第４図は１／２セ
レクタ回路、第５図は従来のセレクタ回路、第６図は１
／８セレクタ回路を８　　　〜個用いて入線８木、出！
ｉ１８本の空間スイッチＬＳ■を構成した例を示す図で
ある。 ｌｏ−Ｉ、・・・入力、Ｏｊ・・・出力。 ５ｏｊＮＳ６ｊ・・・ｌ１２セレクタ。 （ａｏ　　ｌ　ａｌ　　Ｉ　ａ２　）・・・８本のうち
一本を選択するための制御信号、 Ｑｌ　　、Ｑ２　　、Ｑ４・・・Ｎチャンネルトランジ
スタ（エンハンスメント形）、 Ｑ３　　、Ｑｓ　、Ｑ６・・・Ｐチャンネルトランジス
タ（エンハンスメント形）、 Ｄ、・・・１／２セレクタ回路の出力、ＢＵ・・・入線
のデータを各セレクタに送り出すバッファ。 Ａ０〜Ａ６・・・１／２セレクタ回路で用いられるバッ
ファ（第３図のＡ６はＡＮＤ回路）Ｓ６・・・１／ｍセ
レクタ接続あるいは解放を決定する制御信号、 Ｒ０〜Ｒ２・・・８本の入線のうち１本選ぶセレクタ選
択制御信号を保持する回路、 Ｄｏ・・・Ｒｏの入力信号、 ＣＬＫｏ・・・Ｒ０〜Ｒ３のクロック信号、ＳＥ０〜Ｓ
Ｅ、・・・１／８セレクタ回路。 ＢＵ・・・入線のデータを各セレクタに送り出す″ツフ
ァ、 ０゜〜０７・・・出力、 ｂ１〜ｆ、、ｂ２〜ｆ２・・・最前列の１／２セレクタ
を制御する信号。

Claims (1)

【特許請求の範囲】
1. ｍ（ｍ≧４の自然数）本の入力のうち任意の一本を選択
   するかあるいはすべての入力を非選択とするところの１
   ／ｍセレクタ回路の中で、入力数がｍ＝２＾Ｍ（Ｍ≧２
   の自然数）で表わされ、１／２セレクタ回路を（２＾Ｍ
   ＾−＾１）個用い、上記１／２セレクタ回路を２つのト
   ランスファゲートと１つのＣＭＯＳバッファとから構成
   するＣＭＯＳセレクタ回路において、最前列の２＾Ｍ＾
   −＾１個の１／２セレクタ回路の２＾Ｍ個のトランスフ
   ァゲートを１／ｍセレクタ回路の接続あるいは解放を決
   定する一本の第１の制御信号（Ｓ＿０）と、ｍ本の入力
   のうち一本を選択するためのＭ本の選択制御信号の中で
   最前列の２＾ｍ＾−＾１個の１／２セレクタ回路を制御
   する一本の第２の選択制御信号（Ｒ＿０の内容）と、最
   後列の１個の１／２セレクタ回路を制御する１本の第３
   の選択制御信号（Ｒ＿２の内容）３本用いて、第１の制
   御信号が１／ｍセレクタ回路を開放状態とするところを
   示している場合には、上記２＾Ｍ個のトランスファゲー
   トをすべてオフ状態とすると共に最前列の２＾Ｍ＾−＾
   １個の１／２セレクタ回路のＣＭＯＳバッファ入力を“
   １”あるいは“０”の固定値とし、第１の制御信号が１
   ／ｍセレクタ回路を接続状態とすることを示している場
   合には、上記最前列の２＾Ｍ個のトランスファゲートの
   うち第３の選択制御信号により選択される経路に属さな
   いところの２＾Ｍ＾−＾１個のトランスファゲートをす
   べてオフ状態とすると共に最前列の２＾Ｍ＾−＾２個の
   １／２セレクタ回路のＣＭＯＳバッファ入力を“１”あ
   るいは“０”の固定値とするスイッチング手段（Ｑ）を
   もうけ、かつ第３の選択制御信号により選択される経路
   に属するところの最前列の２＾Ｍ＾−＾１個のトランス
   ファゲートを第２の選択制御信号で１つの１／２セレク
   タ回路に入る２本の入力のうち１本を選択するように制
   御し、第２段目以降の（２＾Ｍ＾−＾１−１）個の１／
   ２セレクタ回路を第２制御信号を除く（Ｍ−１）本の選
   択制御信号で制御することを特徴とするＣＭＯＳセレク
   タ回路。