JPS6370995A - アドレスデコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、接続されているアドレスバスのビット幅に対
応した個数の入力を備え、該入力はあらゆる可能なアド
レスに対してそれぞれ複数のロジック要素により論理結
合され、且つタクト制御される転送トランジスタと保持
要素を介してその都度唯一のアドレス出力に達するよう
なＣＭＯＳスイッチ回路用のアドレスデコーダに関する
。

〔従来の技術〕

ディジタル回路装置２例えばＣＭＯ３形マイクロコンピ
ュータの個々の構成素子の協同作用は内部バスが保証し
、これらの内部バスを介してデータおよび制御信号が交
換される。これらのバスは所定のビット幅２例えば８ビ
ツトまたはその倍数ビットを有する０例えば個々の機能
グループの制御または半導体メモリのセル選択のために
アドレスバスが用いられ、このアドレスバスにより、所
定の課題またはメモリ情報を実行または処理しようとす
る機能グループまたはメモリセルが呼び出される。内部
アドレスバスを介して伝達されるアドレスは所定の時間
範囲内でデコードされる。

各バスシステムは、バス線が全体の構成ブロック内に広
がっているために、物理的に比較的高い容量をなす。そ
こでアドレスデコード時間の短縮のために、これらのバ
ス線は一般にタクトＰＨＩでもって予め充電され、タク
トＰＨ１に重ならないタクトＰＨ２でもって評価される
。その場合にバス線は低レベルから高レベルへ持ち込む
よりも技術的に容易に高レベルから低レベルへ持ち込む
ことができるという事実が利用される。アドレスデコー
ドの結果はなおもタクトＰＨ２の持続中保持要素に中間
記憶されるべきである。

ディジタル回路装置のための所定の最大運転周波数に依
存して、タクトＰＨ１およびＰＨ２は最小周期を持つ、
従来の通常の運転周波数に対しては、アドレスデコーダ
の実現のために、スイッチング時間が十分に短いスタテ
ィックなロジック要素を使用することができた。

第２図は、１６進コードの所定のアドレスを８ビツト幅
のアドレスバスで識別する従来技術によるアドレスデコ
ーダを示す、ロジックＮＯＲ要素ＮＯＩにアドレス線Ｅ
０−Ｅ３．Ｅ５およびＥ６が接続されている。ＮＯＲ要
素Ｎ０１の出力は、残りの２つのアドレス線Ｅ４および
Ｅ７と共にＮＡＮＤ要素ＮＡＩの入力をなしており、こ
のＮＡＮＤ要素の出力には両ロジック要素により結合さ
れたロジックアドレスが意のま−になる。転送トランジ
スタＴＴの制御入力への評価タクトＰＨ２の印加時に、
このアドレスは中間記憶のために保持要素Ｈへ引き渡さ
れる。この保持要素はインバータを備え、このインバー
タの出力は全体のアドレスデコーダの１つの出力をなし
、この出力は前記インバータの入力へ別の高抵抗インバ
ータを介して帰還結合されている。

この従来の例におけるＮＯＲ要素ＮＯＩのようにこの種
の多数の入力を備えたロジック要素（しかし、あるいは
最悪の場合にアドレスバスのビット幅に対応する個数の
入力を備えた唯一のゲート）は、０ＭＯ３技術ではレイ
アウトから非常に大きな場所を要し、またスイッチング
時間が非常に遅い、その場合に重要なファクタは、ｐチ
ャネル形トランジスタがそれぞれ出力回路を直列接続さ
れ、ｎチャネル形トランジスタがそれぞれ出力回路を並
列接続されてｐチャネル形トランジスタの直列回路に直
列接続されている０ＭＯ３技術でのＮＯＲ要素の実現で
ある。ここで、欠点は比較的高い抵抗をなすｐチャネル
形トランジスタの直列回路であり、その場合に、ｐチャ
ネル形トランジスタのスイッチング時間はいずれにしろ
既にｎチャネル形トランジスタのスイッチング時間より
も約半分だけ遅い、それゆえ容量性負荷により比較的長
い予備充電時間が生じる。アドレスが安定であるときは
じめてロジック要素がスイッチングするところにも、ス
タティックのロジック要素によるアドレスデコードが長
い時間を要求する理由が存在する。

純粋なダイナミック形アドレスデコーダは確かに高い運
転周波数に適するが、他方ではディジタル回路装置はし
ばしば特に最大運転周波数に比べて著しく低い種々の周
波数でも運転されるため、ダイナミック形デコーダの場
合にはアドレス情報は避けえない結合容量および漏れ電
流によりアドレス情報リフレッシュ手段が設けられない
かぎり比較的速やかに失われる。

〔発明が解決しようとする問題点〕

本発明の目的は°、高い運転周波数にも低い運転周波数
にも適し、スタティック形ロジック要素を備えたアドレ
スデコーダに比べて僅かの場所しか要しないＣＭＯＳス
イッチ回路用のアドレスデコーダを提供することにある
。

〔問題点を解決するための手段〕

上記目的は、本発明によれば、冒頭に述べた如きアドレ
スデコーダにおいて、ダイナミック形ロジック要素を設
け、該ダイナミック形ロジック要素の後段にそれぞれ別
の保持要素を接続することによって達成される。

〔作用および効果〕

本発明は、ダイナミック形ロジック要素の出力における
保持要素によってアドレスデコーダのフローティング出
力なしに準スタティック運転が保証されているという利
点を有する。しっかりしたスタティック形のロジック要
素に比べて、本発明によるアドレスデコーダはその構造
において非常に規則的に構成することができ、大きなレ
イアウト努力なしに他のアドレスデコーダに導入するこ
とができる。

〔実施例〕

以下、図面の第１図を参照しながら、本発明を実施例に
ついて更に詳細に説明する。第１図は第２図におけると
同じアドレスのための本発明によるデコーダ回路を実施
例として示す、この場合に全体のアドレスデコーダは多
数の対応せるアドレスデコーダ回路を持ち、これらによ
って全体としてデコードすべきアドレスを識別すること
ができる。

第１図によれば、本発明によるアドレスデコーダ回路は
トランジスタＴ１〜Ｔ５からなるダイナミック形ＮＡＮ
Ｄロジック要素を有し、これらのトランジスタの出力回
路は互いに直列に接続され、トランジスタＴＩの出力端
子は供給電位ＶＤＤに置かれ、トランジスタＴ５の出力
端子は基準電位に置かれている。トランジスタＴ１およ
びＴ２の出力回路の接続点はＮＡＮＤ要素の出力を形成
している。トランジスタＴｌおよびＴ５はタクトＰＨ２
により制御される。トランジスタＴ２〜Ｔ４の制御回路
はそれぞれＮＯＲロジック要素ＮＯ２〜ＮＯ４を介して
入力Ｅ０−Ｅ３．Ｅ５およびＥ６と接続され、これらの
入力にはそれぞれアドレスバスの線が接続されている０
本発明によれば、ＮＡＮＤ要素の出力に、第２図による
保持要素Ｈに相当する保持要素Ｈ１が後続接続されてい
る。

更にこの回路は、トランジスタＴ６〜Ｔ９からなるダイ
ナミック形ＮＯＲ要素を有する。トランジスタＴ７およ
びＴ８の出力回路は並列接続されている。この並列回路
に直列に、一方では供給電位ＶＤＤに閏けてトランジス
タＴ６の出力回路が接続され、他方では基準電位に向け
てトランジスタＴ９の出力回路が接続されている。トラ
ンジスタＴ７およびＴ８の制御回路は入力Ｅ４およびＥ
７を介してアドレスバスの対応する線に接続され、回路
の機能を保証するためにこれらのトランジスタのゲート
と入力Ｅ４．Ｅ７との間にはそれぞれインバータ１１．
１２が接続されている。トランジスタＴ６およびＴ９の
制御回路はＮＡＮＤ要素のトランジスタＴ１およびＴ５
に対応してタクトＰ）（２によって制御される。

上記ＮＯＲ要素の出力は、トランジスタＴ６〜Ｔ８の出
力回路の接続点が形成している０本発明にしたがって、
このダイナミック形ＮＯＲ要素にも保持要素Ｈ２が後続
接続されている。保持要素Ｈ２はこれの出力によって制
御されるインバータを有し、このインバータはＰチャネ
ル形トランジス゛りを制御し、該トランジスタの出力回
路は一方では供給電位ＶＤＤに接続され、他方ではその
インバータの入力およびダイナミック形ＮＯＲ要素の出
力に接続されている。

保持要素Ｈ１は反転保持要素として構成され、保持要素
Ｈ２は非反転保持要素として構成されている。タクト制
御されるトランジスタＴ１およびＴ６はｐチャネル形で
あるのに対して、タクト制御されるトランジスタＴ５お
よびＴ９はｎチャネル形である。

両保持要素Ｈ１，Ｈ２の出力（保持要素Ｈ２の出力は同
時にダイナミック形ＮＯＲ要素の出力でもある。）は、
スタティック形ＮＡＮＤゲートＮＡ２の入力を形成して
おり、巳のゲートの出力においてデコードされたアドレ
ス情報が意のま−になる。第２図に対応して、ＮＡ２の
出力におけるこのアドレス情報は、タクトＰＨ２によっ
て制御される転送トランジスタＴＴを介して出力保持要
素Ｈへ中間記憶のために伝達され、この保持要素Ｈの出
力にてデコードされたアドレスが取り出される。

ダイナミック形ロジック要素は、タクト信号ＰＨ１の印
加時にアドレスバスの線と全（同じに予備充電される。

このために、この実施例では、ｐチャネル形トランジス
タＴＩおよびＴ６が用いられ、両トランジスタはそれら
の制御入力もしくはタクト信号ＰＨ２が低電位にあると
きには（これはタクト信号ＰＨ１の高電位に対応する。

）いつも導通する。ダイナミックゲートの出力のこの前
もっての充電によって、バス信号の反転が必要である。

保持要素Ｈ１は、帰還結合された高抵抗インバータによ
ってダイナミック形ＮＡＮＤ要素の出力をそれの電位に
保持する。ＮＯＲ要素の保持要素Ｈ２は高抵抗ｐチャネ
ル形トランジスタによる予備充電を保証する。その場合
に制御するインバータのスイッチング点は高いので、該
当のダイナミック形ロジック要素の出力は、評価時、す
なわちタクトＰＨ２の印加時に、妨げられないでアース
に引き込むことができる。

スイッチング時間の一層の短縮は、ダイナミック形ロジ
ック要素の入力個数をできるだけ少なくした場合に達成
できる。この場合に本実施例では、ダイナミック形ＮＡ
ＮＤ要素の入力ＥＯ−２３゜Ｉ５およびＩ６に接続され
ている該当せるバス線が二重ＮＯＲ要素ＮＯ２〜ＮＯ４
において合流し、これらのＮＯＲ要素の出力はそれぞれ
ＮＡＮＤ要素の１つの入力を制御する。ダイナミック形
ロジック要素の入力に前置された２つより多い入力を持
つスタティック形ロジック要素の使用は意味のないこと
である。なぜなら、その場合にはダイナミック形ロジッ
ク要素において得られるスイッチング時間がスタティッ
ク形ロジック要素において再び失われるからである。し
かしながら、本発明によれば、スタティック形ロジック
要素ＮＯ２〜ＮＯ４のスイッチング時間は、評価を一層
加速するために、通常のロジックにおけるよりも高いと
ころにある。

一方では、本発明によるアドレスデコーダの入力もしく
はバス線に付属のダイナミック形ロジック要素のトラン
ジスタ（本実施例ではトランジスタＴ２〜Ｔ４．Ｔ７．
Ｔ８）がアドレス評価のため関係するトランジスタＴ５
およびＩ９と同様にｎチャネル形であるという事実によ
り、この形のトランジスタはｐチャネル形のトランジス
タよりも半分程度で高速スイッチングするため、比較的
少ないスイッチング時間が生じる。他方では、ダイナミ
ック形ロジック要素の出力の予備充電のためにそれぞれ
１つのみのｐチャネル形トランジスタＴ１もしくはＩ６
が設けられているという事実によって、これらのトラン
ジスタの抵抗が非常に僅かで、出力の速やかな予備充電
を行うことができる。

ダイナミック形ロジック要素に付属させた保持要素Ｈ１
およびＩ２の出力の結合のためには、一般に本実施例に
おけるようにスタティックに動作することのできる別の
ロジック要素を設けるべきである。

【図面の簡単な説明】

第１図は本発明によるアドレスデコーダの実施例の要部
を示す回路図、第２図は従来のアドレスデコーダの実施
例の要部を示す回路図であ、る。 Ｔ１〜Ｔ５・・・ダイナミック形ＮＡＮＤロジック要素
、Ｔ６〜Ｔ９・・・ダイナミック形ＮＯＲロジック要素
、Ｈ１、Ｉ２．Ｈ・・・保持要素、ＴＴ・・・転送トラ
ンジスタ、Ｉｆ、Ｉ２・・・インバータ、ＮＯ２〜ＮＯ
４・・・スタティック形ＮＯＲロジック要素、ＮＡ２・
・・スタティック形ＮＡＮＤロジック要素、Ｅ０−Ｅ７
・・・アドレスデコーダの入力、ＶＤＤ・・・供給電位
、ＰＨＩ、ＰＨ２・・・タクト信号。

Claims (1)

1. 【特許請求の範囲】 １）接続されているアドレスバスのビット幅に対応した
   個数の入力を備え、該入力はあらゆる可能なアドレスに
   対してそれぞれ複数のロジック要素により論理結合され
   、且つタクト制御される転送トランジスタと保持要素を
   介してその都度唯一のアドレス出力に達するようなＣＭ
   ＯＳスイッチ回路用のアドレスデコーダにおいて、ダイ
   ナミック形ロジック要素（Ｔ１〜Ｔ９）を設け、該ダイ
   ナミック形ロジック要素の後段にそれぞれ別の保持要素
   （Ｈ１、Ｈ２）を接続したことを特徴とするアドレスデ
   コーダ。 ２）ダイナミックロジック要素（Ｔ１〜Ｔ９）は、それ
   ぞれ前記転送トランジスタ（ＴＴ）と同じタクト信号に
   よって制御されるｐチャネル形トランジスタ（Ｔ１、Ｔ
   ６）とｎチャネル形トランジスタ（Ｔ５、Ｔ９）とを含
   み、ｐチャネルトランジスタ（Ｔ１、Ｔ６）の出力がダ
   イナミックロジック要素（Ｔ１〜Ｔ９）の出力を形成す
   ることを特徴とする特許請求の範囲第１項に記載のアド
   レスデコーダ。 ３）ダイナミック形ロジック要素（Ｔ１〜Ｔ９）のタク
   ト制御されるｎチャネル形トランジスタ（Ｔ５、Ｔ９）
   の出力回路に直列にアドレスデコーダの入力（Ｅ０−Ｅ
   ７）により制御される別のｎチャネル形トランジスタ（
   Ｔ２〜Ｔ４、Ｔ７、Ｔ８）の出力回路が接続されている
   ことを特徴とする特許請求の範囲第１項または第２項に
   記載のアドレスデコーダ。 ４）前記別のｎチャネル形トランジスタ（Ｔ２〜Ｔ４、
   Ｔ７、Ｔ８）の出力回路は並列（Ｔ７、Ｔ８）または直
   列（Ｔ２〜Ｔ４）に接続されていることを特徴とする特
   許請求の範囲第１項ないし第３項のいずれか１項に記載
   のアドレスデコーダ。 ５）前記別のｎチャネル形トランジスタ（Ｔ２〜Ｔ４、
   Ｔ７、Ｔ８）の入力には、高々２つの入力を備え、且つ
   比較的高いスイッチング点を持ったロジック要素（ＮＯ
   ２〜ＮＯ４、１１、１２）が前置されていることを特徴
   とする特許請求の範囲第１項ないし第４項のいずれか１
   項に記載のアドレスデコーダ。 ６）反転保持要素（Ｈ１）は、ダイナミックロジック要
   素（Ｔ１〜Ｔ５）の出力と接続された比較的スイッチン
   グ点の高いインバータを持ち、該インバータの出力は自
   己の入力に高抵抗インバータを介して帰還結合されてい
   ることを特徴とする特許請求の範囲第１項ないし第５項
   のいずれか１項に記載のアドレスデコーダ。 ７）非反転保持要素（Ｈ２）はスイッチング点の比較的
   高いインバータを持っていて、該インバータは高抵抗の
   ｐチャネル形トランジスタを制御し、該トランジスタの
   出力回路は一方では供給電位（ＶＤＤ）に接続され、他
   方ではインバータ入力とダイナミック形ロジック要素（
   Ｔ６〜Ｔ９）との接続点に接続されていることを特徴と
   する特許請求の範囲第１項ないし第５項のいずれか１項
   に記載のアドレスデコーダ。 ８）別の保持要素（Ｈ１、Ｈ２）の出力と転送トランジ
   スタ（ＴＴ）との間に少なくとも１つの別のロジック要
   素（ＮＡ２）が配置されていることを特徴とする特許請
   求の範囲第１項ないし第７項のいずれか１項に記載のア
   ドレスデコーダ。