JPH02305212A

JPH02305212A - 経路の敏感化を利用する広帯域空間スイッチ

Info

Publication number: JPH02305212A
Application number: JP11703290A
Authority: JP
Inventors: Michael Cooperman; マイケル・クーパマン; Richard W Sieber; リチャード・ダブリュー・シーバ; Arnold Paige; アーノルド・ペイジ
Original assignee: GTE Laboratories Inc
Current assignee: Verizon Laboratories Inc
Priority date: 1989-05-09
Filing date: 1990-05-08
Publication date: 1990-12-18
Also published as: EP0397093A1; DE69025792T2; EP0397093B1; CA2015808A1; DE69025792D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、広帯域空間スイッチマトリックスに関し、特
定すると、選択されたスイッチング路内のゲートのみが
スイッチングを遂行し、選択された入力信号ののみの伝
送を行うように動作し得るように、マトリックスの選択
されたスイッチング路を敏感にする新規なツリースイッ
チアーキテクチャに関する。

［従来技術、発明の課題］通信産業においては、低コストの高性能技術を利用して
広帯域ビデオサービスを提供するすることに現今の努力
が払われている。ＣＭＯ３技術は、その高速性、高密度
および低電力消費に起因して、低コストで広帯域スイッ
チングを提供する潜在性を有する。

ＣＭＯ３で実施される広帯域スイッチの性能は、特定の
形態により影響される。特に、従来形式のＣＭ’Ｏ３空
間スイッチのの大多数のものは、アレイ交叉点における
漂遊容量に起因して、サイズおよび速度の制約に遭遇す
る。最近、各交叉点をアレイ内の漂遊容量から隔絶する
ことによって上述の制約を克服した、ツリースイッチ形
態を有する比較的新しいスイッチアーキテクチャが導入
された。

これらのツリースイッチを実施するための形態は、速度
、チップ面積の経済性および電力消費に改善をもたらし
た。この種の１つの形態は、１９８８年ＩＥＥＥ　Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ−３ｔａｔｅ　Ｃ
１ｒｃｕｉｔ　Ｃｏｎｆ−ｅｒｅｎｃｅにおいてＢａｒ
ｋｅｒとにより発表された６４×１７の非ブロツキング
交叉点スイッチである。

Ｂａｒｂｅｒ等のスイッチは、一連のカスケード接続さ
れた段階として構成されるのであるが、その第１の段階
は、入力信号を各々受信するＮＡＮＤゲートより成り、
残りの段階は、インバータにカスケード接続されたＮＡ
ＮＤゲートを有するスイッチングノードより成る。制御
は、所望の伝搬路を設定するために第１段階のＮＡＮＤ
ゲートのみが制御信号を受信するという点で比較的簡単
である。敏感化された経路内のゲートのみが制御信号に
より切り換えられるように動作し得るから、低パワー電
力消費が可能である。

不都合なことに、Ｂａｒｂｅｒ等のスイッチ中の入力信
号伝搬は、スイッチの各段階のカスケード接続された一
連のＮＡＮＤゲートおよび関連するインバータに起因し
て望ましくない遅延を生ずる。さらに、入力信号がパル
スの狭隘化を受ける。これは、上昇および降下する入力
が、カスケード接続された一連のＮＡＮＤゲートおよび
インバータにより異なるように処理されることがあるか
らである。

パルス幅の狭隘化に関しては、Ｂａｒｂｅｒ等の技術に
おいては、プロセスや供給電圧や環境的許容誤差の変動
に関して正確に同じになり得ないからである。したがっ
て、等しくない上昇および降下遅延のため、ビット要素
パルスが縮小拡大せしめられ、動作速度が低減される。

例えば、各段階が０、２ｎｓのパルスの縮小を生じたと
すると、６４Ｘ１人カスイッチにおける１３のカスケー
ド接続段階は、１３Ｘ　Ｏ，２＝２．６ｎｓのパルスの
縮小を引き起こすであろう。かくして、７ｎｓ　（＋５
０Ｍｂの情報速度に対応する）大力パルスは、出力にて
４．４ｎｓに縮小するであろう。これは、出力を再クロ
ックし４．４ｎｓのパルスを７ｎｓのパルスに戻さなけ
れば１つの６４モジユールが次のモジュールを駆動する
のを阻止することになろう。逐次の段階のゲートは同一
でなく、上昇および降下遅延の不正確な補償をもたらす
から、一定のパルスは達成が困難である。

したがって、本発明は、入力ディジタル信号に対して所
望のスイッチング路を設定するＮＸＩの広帯域空間ツリ
ースイッチマトリックスを提供する。ツリースイッチは
、複数のカスケード接続された段階を備えており、その
第１の段階が、対応する入力信号を各々受信するＮＡＮ
Ｄゲートより成り、残りの段階が、一緒に接続された第
１および第２のデュアル入力ＮＡＮＤゲートを各々有す
る複数のスイッチングノードを備え、そして第１のＮＡ
ＮＤゲーＩ・の出力が第２のＮＡＮＯゲートの１入力に
接続され、第２のＮＡＮＤゲートの他の入力が高定常状
態論理レベルにあるものである。諸段階は、各ＮＡＮＤ
ゲート出力が、後続の段階における単一のＮＡＮＤゲー
ト入力のみを駆動するように相互接続される。

選択されたスイッチング路を設定するための手段が、第
１の段階におけるＮＡＮＤゲートに適当な組合せの制御
信号を供給する。この設定手段の正味の結果は、選択さ
れたスイッチング路のＮＡＮＤゲートのみがスイッチン
グを行うように動作し得、それにより対応する入力信号
のみをスイッチ中を伝搬せしめるようにすることである
。

本発明の他の側面においては、ＮＸＩの空間ツリースイ
ッチマトリクスは、第１の選択段階と、該第１選択段階
にカスケード接続された第２の選択段階と、多重化（マ
ルチプレクサ）形態に配列されかつ前記第２選択段階に
結合された複数のカスケード接続された段階とを備える
。各段階はＮＡＮＤゲートより成り、第１および第２段
階のみのゲートが、制御信号を受信するための制御入力
を有する。諸段階は、各ＮＡＮＤゲート出力が、次の段
階の単一のＮＡＮＤゲート入力のみを駆動するように、
相互接続されている。所望のスイッチング路を設定する
ための手段が、第１および第２選択段階のＮＡＮＤゲー
トの制御入力に適当な組合せの制御信号を供給する。設
定手段は、選択されたスイッチング路のＮＡＮＤゲート
にスイッチングを行わせ、対応する入力信号のみをスイ
ッチ中を伝搬させる。

［実施例］以下図面を参照して本発明を実施例について説明する。

第１図における従来形式のツリースイッチマトリックス
は、例示の目的で８×］スイツチとして図示されている
。マトリクスを構成する４つの段階は、段階Ｎｏ、　Ｉ
のＮＡＮＤゲートを介して８つの入力信号を受は入れ、
段階Ｎｏ、　１のＮＡＮＤゲートに供給される制御信号
にしたがって信号の選択されたものを供給するように、
カスケード接続ツリー形態で動作する。第１図に図示さ
れる制御信号のビットパターンは、入力３に入る信号Ａ
をスイッチ中を伝搬させる。段階Ｎｏ、１以後の残りの
段階の各スイッチングノードＮ２は、インバータ２１に
カスケード接続されたＮＡＮＤゲート２ｏを含む。前述
のように、ＮＡＮＤゲート２ｏおよびインバータ２１の
スイッチング遅延が異なることに起因して、スイッチン
クブードＮ２において上昇および降下遅延の正確の補償
はあり得ない。

ディジタル信号が、第２図の回路図に示されるような同
一の反転論理ゲートのチェーン中を伝搬するとき、信号
のパルス幅は、上昇遅延（１）Ｉｌｌ）および降下遅延
（ＤＦ）が等しくないときでさえ影響を受けない。これ
は、ＤＦおよびＤＲの総和が上昇入力および降下入力の
両者に対して同じであるという事実に起因する。これに
対比して、第１図のスイッチングノードば、パルス幅の
狭隘化を惹起する。

第３図に示される本発明の１実施例は、第２図の論理回
路が、第］の従来スイッチに対する改良を有する新規な
ツリースイッチ形態に合体されている。第１図および第
３図のツリースイッチは、第１図の各スイッチングノー
ドＮ２がカスケード接続された一連のＮＡＮＤゲート２
ｏおよびインバータ２１を含み、第３図の代表的スイッ
チングノーｌ−Ｎ　２０が第１のＮＡＮＤゲート２０と
それとカスケード接続された第２のＮＡＮＤゲート２５
を含む以外、構造および動作が同様である。インバータ
をＮＡＮＤゲートで置き換えた利点は、カスケード接続
された一連のＮＡＮＤゲートが、第１図に存するパルス
幅狭隘化の問題を避けることである。

第３図のアレイは、ツリーマトリックスとして構成され
た複数の段階を有しており、段階Ｎｏ、　］が入力ポー
トに各々接続されたＮＡＮＤゲートを備え、残りの段階
が、上述のように構成されたスイッチングノードより成
る。段階Ｎｏ、　ｌ　（ＳＴＡＧＥ　ＮＤ、　ｌ）にお
いて、代表的ＮＡＮＤゲー＋−１０は、入力ポート３に
結合された第１の入力と第２の入力１１を有しており、
該入力を介して信号１４のような制御（ＣＯＮＴＲＯＬ
）信号がゲート１０に結合される。段階１の各地のＮＡ
ＮＤゲートは、同様に制御信号を受信する専用の入力を
有している。マトリックスの他のスイッチングノードを
代表しているスイッチングノードＮ’２０は、その第１
ゲート２０の出力が関連する第２ゲート２５の第１の入
力２３に接続されており、そしてゲート２５の出力は、
次の段階Ｎｏ、　３　（ＳＴＡＧＥ　Ｎｏ、　３）の第
１のＮＡＮＤゲート３０の単一の入力を駆動している。

各スイッチングノードでそうであるように、第２ゲート
２５の制御入力２４には高定常状態論理レベル信号が存
在しており、ゲート２５がつねにスイッチングを行うよ
うに動作し得ることを保証している。

第３図のツリースイッチは、段階Ｎｏ、　１のＮＡＮＤ
ゲ−トに供給される制御信号に応答して動作し、入力ポ
ートの１つと段階Ｎｏ、　４　（ＳＴＡＧＥ　Ｎｏ、　
４）のスイッチングノードＮ４０の出力間に所望のスイ
ッチング路を設定する。選択路は、選択路内のＮＡＮＤ
ゲートのみがスイッチングを行うように動作し、他方マ
トリックス内の他のＮＡＮＤゲートが定常状態論理レベ
ルに強制せしめられるように、適当な１組の信号に従っ
て設定される。第３図に指示される特定の制御信号は、
信号Ａをスイッチ中を伝搬せしめ、他方他の入力ポート
に入る不所望の信号が段階Ｎｏ署を通って進行するのを
阻止する。制御信号がどのようにしてスイッチの第１段
階に提示されるかを指示するため、第３図にシフトレジ
スタが図示されているけれども、当技術に精通したもの
には、制御信号を供給するための他の手段は明らかであ
ろう。

第３図のツリースイッチにおいては、ノードＮ２０のよ
うなスイッチングノード゛の第１ゲート２０と関連する
第２ゲートが、両者とも同じスイ・ツチングノードの一
部であるときに問題が存するかもしれない。何故ならば
、これにより、ゲート２０からゲート２５への接続が、
ゲート２５から次の段階Ｎ０１３におけるスイッチング
ノードＮ３０のゲートへの接続より炬火なり、実効ゲー
トを不同にするからである。この問題は、第３図のスイ
ッチにおいては、ゲート２０からゲート２５への接続を
ゲート２５からゲート３０までの接続と同じ長さにする
ことによって回避される。接続長に関するこの要件は、
同様に、ツリースイッチの各地のスイッチノードにおい
ても実施される。

第４図は、本発明に従うツリーマトリクスの好ましい実
施例である。例示の目的で、８×１マトリクスが図示さ
れていても、アレイは、任意の数の入力を含むように容
易に拡張できる。ＭＸＮスイッヂのように複数の出力を
含むためには、ＮのＭＸＩスイッチアレイを並列に形成
することによって、所望のスイッチアレイが形成される
。複数のＭＸＮのアレイを並列に駆動することによって
、さらに拡張が可能である。

マトリクスは、参照番号１〜８を付した入力ポートの１
つに入るディジタル信号を、段階Ｎ０１５（ＳＴＡＧＥ
　Ｎｏ、　５）のＮＡＮＤゲート５００の出力に接続さ
れる出力ポートに切り換えるように動作する。ツリース
イッチは、複数のデュアル入力ＮＡＮＤゲートから構成
されており、各ＮＡＮ［］ゲートは、次の段階の単一の
ＮＡＮＤゲートのみを駆動する。最初の２つの段階にお
いては、各ＮＡＮＤゲニトは、マトリクス内に特定のス
イッチング路を設定するため、その入力の一つに外部制
御信号を受信し、他方残りの段階のＮＡＮ［］ゲートは
、その入力の両方が、先行の段階からの異なるＮＡＮＤ
ゲート出力に接続されており、先行の段階から受信され
る信号以外の外部から供給される制御信号を有さない。

第４図のマトリックスは、選択されたスイッチング路の
みを敏感化することによって、所望の接続を設定する。

換言すると、選択されたスイッチング路のＮＡＮＤゲー
トのみがスイッチングを行うように動作し得、それによ
り選択されたスイッチング路に入る入力信号のみがスイ
ッチ中を伝搬せしめられる。どの経路も、段階Ｎｏ、］
およびＮｏ、　２内のＮＡＮＤゲートに対応する組合せ
の制御信号を供給することによって、段階Ｎｏ、’ｌお
よびＮＯ１２の出力を適当な状態に強制することにより
敏感化される。下記のチャートは、段階Ｎｏ、　２　（
ＳＴＡＧＥ　Ｎｏ、　２）から特定の出力を得るに必要
な制御信号を示す。

Ａ　　　　　　高　　　　　　高　　　　　　ＡＡ　　
　　高又は低　低　　　　高Ａ　　　　　　低　　　　　　高　　　　　　低Ｎｏ、
　１およびＮｏ、　２に供給される適当な制御信号は、
選択された経路のＮＡＮＤゲートに対して、選択された
信号を搬送していない入力線が高論理レベルにあること
を保証する。例えば、信号Ａに対するスイッチング路に
対応する第４図の太線スイッチング路は、ゲート１００
，２００，３００゜４００および５００の入力１１，２
１，３．１．４１および５１に高論理レベルを維持する
ことによって設定される。スイッチが動作しているとき
、指示される制御信号は、選択入力１１および２１に高
論理レベル信号を設定し、スイッチ内の各地のＮＡＮＤ
ゲートの出力を特定の定常状態値に強制し、入力３１．
４１および５１が高レベルに設定されるようにする。上
述のチャートに提供される情報、および任意の特定のス
イッチング路を設定するに必要な全段階の出力条件は、
段階Ｎｏ、　１およびＮｏ、　２に供給すべき対応する
適当な制御信号の組合せを決定するに十分である。第４
図には、スイッチの第１および第２段階にどのように制
御信号が供給されるかを示すために、シフトレジスタが
示されているが、当技術精通したものには、制御信号を
供給するための他の手段は明らかであろう。　上に言及
したように、第４図のツリースイッチの独特な特徴は、
切り換って電力を消費する唯一のゲートは、敏感化され
た経路のゲート、すなわち信号Ａが横切る経路に対して
はゲート１００．２００，３００，４００および５００
のみである。残りのゲートは、制御信号にしたがって、
高レベルまたは低レベルのいずれかにあり、待機電力し
か消費しない。消費電力は、ＣＭＯ３技術で実施された
ＮＡＮＤゲートの場合マイクロワットの範囲である。こ
の特定の８入力の場合、全部で２３ゲート中５ゲートが
切り換えられる。６４入力をもつアレイの場合は、１９
１ゲート中８ゲートしか切り替らないであろう。これに
対比して、第１図のスイッチのように構成された６４人
カアレイの場合、１３ゲート（インバータを含む）が切
り換わるであろう。明らかなように、信号が横切らねば
ならない論理ゲートの減少は、遅延および電力消費を低
減し、それによりより高速の伝搬速度を可能にする。

本明細書に図示、説明されたものは、第１図のアレイに
類似した従来形式の広帯域空間スイッチマトリックスに
改良を施した第３図および第４図に図示される２種の新
規なツリースイッチマトリックスである。第３図に図示
される本発明の１実施例においては、各スイッチングノ
ードＮ２０は、第１のＮＡＮＤゲートとそれにカスケー
ド接続された第２のＮＡＮＤゲートを具備し、他方第１
図の従来技術のスイッチにおいては、各スイッチングノ
ードは、ＮＡＮＤゲートとそれにカスケード接続された
インバータを備える。好都合なことに、ＮＡＮＤゲート
のカスケードは、最小のパルス収縮しか生じない。第４
図の実施例および第１図の従来形式のスイッチは、下記
の利点を有する。すなわち、（１）敏感化された経路の
ゲートのみしか切り換えられないから、低電力消費であ
ること、および（２）各ゲートは１つの負荷しか駆動し
ないから高速度であることである。しかしながら、第４
図のスイッチは、第１図に比して下記の利点を有する。

すなわち、（１）スイッチング路内にやく半数ノ段階し
かなく、それにより遅延を減じ、スルーブツト速度を高
め、電力消費を半減する。（２）　ＮＡＮＤゲートの上
昇および降下遅延が等しくなくても、正および負の入力
転換に対する総遅延は同じであり、それによりパルスの
縮小を阻止し、高動作速度をもたらす。第１図のスイッ
チは単純化された制御を有するけれども、これは迅速な
制御が必須要件でないと蓄は重要な性能パラメータでは
ない。さらに、制御線はチップ面積の小部分に過ぎない
から、制御線の数は重要ではない。

本発明に従うアーキテクチャは、ＣＭＯＳによる実施に
限定されず、従って第３図および第４図の実施例を伴う
上述の必須要件に従い所望のスイッチング路を設定する
ための手段は、特定の技術に適当な異なる論理ゲートを
利用する他のスイッチ形態に応用できる。例えば、ＮＡ
ＮＤゲート以外の論理ゲートから構成されるツリースイ
ッチは一層有利な構想かもしれないが、スイッチング路
が特許請求の範囲に記載されるのと同様な態様で設定さ
れる以上、この実施例も本発明の技術思想内にあるもの
である。ＣＭＯＳは本明細書に開示されるスイッチアレ
イに対して好ましい技術であるから、ＮＡＮＤゲートの
使用は、ＣＭＯ３における最速のゲートがＮＡＮＤゲー
トであるという事実によって決定されている。

特許請求の範囲の記載により限定される本発明は、高速
度スイッチング速度ときわめて低い電力消費をする広帯
域空間ツリースイッチマトリクスで、しかもパルス幅狭
隘化を受けないスイッチを提供できる。

以上、本発明の好ましい実施例について説明したが、当
技術に精通したものであれば、本発明の技術思想から逸
脱することなく種々の変化変更をなし得ることは明らか
であろう。

【図面の簡単な説明】

第１図は従来形式の８×１ツリースイツヂマトリクスの
回路図、第２図は上昇および降下縁部を有する入力信号
に対するカスケード接続の影響を説明する１対のインバ
ータ回路の線図、第３図は本発明に従う１実施例の８×
１ツリースイツヂマトリクスを示す概略回路図、第４図
は本発明に従う実施例の８Ｘ１のツリースイッチマトリ
クスを示す概略回路図である。１０．２０，２５．３０．：　　ＮＡＮＤゲートＮ２０
．Ｎ３０．Ｎ４０　：　　スイッチングノード１００．
２００．３０’０゜４００．５００・ゲート

Claims

【特許請求の範囲】

（１）Ｎの入力ディジタル信号を入力ポートを介して受
信し、該信号の選択された１つを出力信号として出力ポ
ートに供給するためのＮ×１広帯域空間ツリースイッチ
マトリクスにおいて、前記入力ポートの対応する１つに
接続されるデータ入力と、制御入力と、出力線を各々有
する複数のＮＡＮＤゲートを備える第１の選択段階と、
該第１段階からの単一のＮＡＮＤゲート出力線に接続さ
れるデータ入力、制御入力および出力線を各々有する同
様の複数のＮＡＮＤゲートを備える、前記第１選択段階
にカスケード接続される第２の選択段階と、該第２選択
段階に結合されかつ多重化形態に配置されたＮＡＮＤゲ
ートより成り、前記第２選択段階からの論理信号を受信
し、前記多重化形態の最後の段階の単一のＮＡＮＤゲー
トに結合される前記出力ポートに前記の選択された信号
を供給するための複数の直列的にカスケード接続された
段階とを備え、前記ツリー形態の各ＮＡＮＤゲートが、
出力線と、先行の段階からの前記ＮＡＮＤゲート出力の
１つに接続される第１の入力と、前記先行の段階からの
前記ＮＡＮＤゲート出力の異なるものに接続された第２
の入力とを有し、そしてさらに、前記第１選択段階およ
び第２選択段階の前記ＮＡＮＤゲートの制御入力に、適
当な組合せのディジタル信号を供給することによって、
前記入力ポートの選択された１つと前記出力ポート間に
所望のスイッチング路を設定するための手段を備え、前
記の選択されたスイッチング路内の前記ＮＡＮＤゲート
のみが、スイッチングを行うように動作し得、それによ
り前記の選択された入力信号のみを前記スイッチ中に伝
搬せしめることを特徴とする広帯域空間ツリースイッチ
マトリクス。
（２）Ｎの入力ディジタル信号を入力ポートを介して受
信し、前記信号の選択された１つを出力信号として出力
ポートに供給するためのＮ×１広帯域空間ツリースイッ
チマトリックスにおいて、前記入力ポートの対応する１
つに接続されるデータ入力と、制御入力と、出力線を各
々有する複数の論理ゲートを備える第１の選択段階と、
該第１選択段階からの単一の論理ゲート出力線に接続さ
れるデータ入力、制御入力および出力線を各々有する同
様の複数の論理ゲートを備える、前記第１選択段階にカ
スケード接続される第２の選択段階と、該第２選択段階
に結合されかつ多重化形態に配置された論理ゲートより
成り、前記第２選択段階から論理信号を受信し、前記の
選択された信号を供給するための複数の直列的にカスケ
ード接続された段階とを備え、前記前記ツリー形態内の
各論理ゲートが、出力線と、先行の段階からの前記論理
ゲート出力の１つに接続される第１の入力と、前記先行
段階からの前記論理ゲート出力の異なるものに接続され
た第２の入力とを有し、そしてさらに、前記第１選択段
階および第２選択段階の前記論理ゲートの制御入力に、
適当な組合せのディジタル信号を供給することによって
、前記ツリースイッチ内に所望のスイッチング路を設定
するための手段を備え、前記の選択されたスイッチング
路内の論理ゲートのみが、スイッチングを行うように動
作し得、それにより前記の選択された入力信号のみを前
記スイッチ中を伝搬せしめることを特徴とする広帯域空
間ツリースイッチマトリックス。
（３）前記第１および第２選択段階の前記論理ゲートが
ＮＡＮＤゲートであり、前記多重化形態内の前記論理ゲ
ートがＮＡＮＤゲートである特許請求の範囲第２項記載
のツリースイッチマトリックス。
（４）Ｎの入力ディジタル信号を入力ポートを介して受
信し、前記信号の選択された１つを出力ポートに供給す
るためのＮ×１広帯域空間スイッチマトリックスにおい
て、前記入力ポートの対応する１つに接続されたデータ
入力、制御入力および出力線を各々有する複数のＮＡＮ
Ｄゲートを備える選択段階と、多重化ツリーを形成する
ようにカスケード段階に配列され、第１の入力接続と、
第２の入力接続と出力接続を備え、前記選択段階から前
記出力信号を受信し、前記の選択された信号を供給する
ための複数のスイッチングノードとを備え、前記出力ポ
ートが、前記最後の段階の単一のスイッチングノードに
結合され、前記スイッチングノードの各々が、一緒に接
続された第１および第２のＮＡＮＤゲートを備え、該第
１ＮＡＮＤゲートが、前記のそれぞれのスイッチングノ
ードの第１入力接続に接続された第１のデータ入力と、
前記のそれぞれのスイッチグノードの第２入力接続に接
続された第２のデータ入力と、出力を備え、前記第２Ｎ
ＡＮＤゲートが、前記の関連する第１ＮＡＮＤゲートの
出力に接続された第１のデータ入力と、高定常状態論理
レベルの制御入力と、前記のそれぞれのスイッチングノ
ードの出力接続に接続された出力を備え、各出力接続が
、後続の段階の単一の入力接続を駆動し、そしてさらに
、前記選択段階の前記ＮＡＮＤゲートの制御入力に適当
な組合せの制御信号を供給することによって、前記入力
ポートの選択された１つと前記出力ポート間に所望のス
イッチング路を設定するための手段を備え、前記の選択
されたスイッチング路内のＮＡＮＤゲートのみがスイッ
チングを行うように動作し得、それにより前記の対応す
る入力信号を前記スイッチ中を伝搬せしめることを特徴
とする広帯域空間スイッチマトリクス。
（５）前記のスイッチング路設定手段が、前記の選択さ
れた入力信号を受信する入力ポートに結合される選択段
階の前記ＮＡＮＤゲートの制御入力上に、高状態論理レ
ベル信号を設定するための第１の制御入力手段と、不所
望の入力信号を受信する前記選択段階の各他のＮＡＮＤ
ゲートの制御入力上に、低状態論理レベル信号を設定す
るための第２制御信号手段を備える特許請求の範囲第４
項記載の広帯域空間スイッチマトリクス。
（６）Ｎの入力ディジタル信号を入力ポートを介して受
信し、前記信号の選択された１つを出力ポートに供給す
るためのＮ×１広帯域空間スイッチマトリックスにおい
て、第１の段階が複数の論理ゲートより成り、残りの段
階が、第１入力接続、第２入力接続および制御入力接続
を各々有する複数のスイッチングノードより成り、各出
力接続が後続の段階の単一の入力接続を駆動する複数の
カスケード接続段階を備え、前記論理ゲートの各々が、
前記入力ポートの対応する１つに接続されたデータ入力
と、制御入力と、出力線を有し、各出力線が次の段階の
単一のスイッチノードの入力接続を駆動し、前記出力ポ
ートが、前記最後の段階の単一のスイッチングノードの
出力接続に結合され、前記スイッチングノードの各々が
、前記のそれぞれのスイッチングノードの第１入力に接
続される第１のデータ入力と、前記それぞれのスイッチ
ングノードの前記第２入力接続に接続される第２のデー
タ入力と、出力を備え、かつ、前記の関連する第１論理
ゲートにカスケード接続された論理ゲートであって、前
記の関連する第１論理ゲートの出力に接続されたデータ
入力と、前記のそれぞれのスイッチングノードの制御入
力に接続された制御入力と、前記のそれぞれスイッチン
グノードの出力線に接続された出力を有し、前記制御入
力が、前記第２論理ゲートを恒久的にイネーブルするた
めの定常論理レベルにある第２論理ゲートを備え、そし
てさらに、前記第１状態論理ゲートの制御入力に適当な
組合せの制御信号を供給することによって、前記の選択
された入力信号を受信する前記の入力ポートの選択され
た１つと前記出力ポートの間に所望のスイッチング路を
設定しするための手段を備え、前記の選択されたスイッ
チング路内の第１段階論理ゲートおよびそれらのスイッ
チングノードのみがスイッチングを行うように動作し得
、それにより前記の選択された入力信号のみを前記ツリ
ースイッチ中を伝搬せしめることを特徴とする広帯域空
間スイッチマトリクス。
（７）各第１状態論理ゲートがＮＡＮＤゲートであり、
前記第１および第２論理ゲートの各々がＮＡＮＤゲート
である特許請求の範囲第６項記載の広帯域空間スイッチ
マトリクス。
（８）前記の所望のスイッチング路を設定するための手
段が、前記所望のスイッチング路にある第１段階ＮＡＮ
Ｄゲートの制御入力上に高状態論理レベル信号を設定し
、各他の第１段階ＮＡＮＤゲートの制御入力上に低状態
論理レベル信号を設定するための制御入力信号手段を備
える特許請求の範囲第７項記載の広帯域空間スイッチマ
トリクス。
（９）前記定常状態論理レベルが、高状態論理ゲートで
ある特許請求の範囲第７項記載の広帯域空間スイッチマ
トリクス。
（１０）前記制御入力信号手段が、適当な組合せの制御
信号を受信し、該信号を前記第１段階ＮＡＮＤゲートに
供給するためのシフトレジスタを備える特許請求の範囲
第８項記載の広帯域空間スイッチマトリクス。