JPH0619701B2 - 半加算回路 - Google Patents
半加算回路Info
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- JPH0619701B2 JPH0619701B2 JP60245396A JP24539685A JPH0619701B2 JP H0619701 B2 JPH0619701 B2 JP H0619701B2 JP 60245396 A JP60245396 A JP 60245396A JP 24539685 A JP24539685 A JP 24539685A JP H0619701 B2 JPH0619701 B2 JP H0619701B2
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- JP
- Japan
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- transistor
- drain
- source
- terminal
- switch means
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/502—Half adders; Full adders consisting of two cascaded half adders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半加算回路に関し、特に電界効果トランジスタ
（以下ＦＥＴと略称する）により構成するのに適する半
加算回路に関する。
（以下ＦＥＴと略称する）により構成するのに適する半
加算回路に関する。
ＣＭＯＳ論理ゲートを組合せて構成した半加算回路が多
用されている。
用されている。
第２図は、従来のかかる半加算回路の一例を示すブロッ
ク図である。
ク図である。
第２図に示す従来例は２ビットの半加算回路であり、下
位ビット用の１ビット半加算器３と、上位ビット用の１
ビット半加算器４とを具備して構成されている。１ビッ
ト半加算器３は、外部から入力データ信号Ｄ1 および桁
上げ信号Ｃ1 を入力するＮＯＲゲート３１・NANDゲート
３２と、ＮＡＮＤゲート３２出力を入力し桁上げ信号Ｃ
2 を１ビット半加算器４に出力するＮＯＴグート３３
と、ＮＯＲゲート３１・ＮＯＴゲート３３の出力を入力
し加算データ信号Ｓ1 を外部に出力するＮＯＲゲート３
４とを備えて構成されている。これら四つのゲートはす
べてCMOS論理ゲートである。１ビット半加算器４も１ビ
ット半加算器３と同一の構成であり、外部から入力デー
タ信号を１ビット半加算器３から桁上げ信号Ｃ2 を入力
し、桁上げ信号Ｃ3 、加算データ信号Ｓ2 を外部に出力
する。
位ビット用の１ビット半加算器３と、上位ビット用の１
ビット半加算器４とを具備して構成されている。１ビッ
ト半加算器３は、外部から入力データ信号Ｄ1 および桁
上げ信号Ｃ1 を入力するＮＯＲゲート３１・NANDゲート
３２と、ＮＡＮＤゲート３２出力を入力し桁上げ信号Ｃ
2 を１ビット半加算器４に出力するＮＯＴグート３３
と、ＮＯＲゲート３１・ＮＯＴゲート３３の出力を入力
し加算データ信号Ｓ1 を外部に出力するＮＯＲゲート３
４とを備えて構成されている。これら四つのゲートはす
べてCMOS論理ゲートである。１ビット半加算器４も１ビ
ット半加算器３と同一の構成であり、外部から入力デー
タ信号を１ビット半加算器３から桁上げ信号Ｃ2 を入力
し、桁上げ信号Ｃ3 、加算データ信号Ｓ2 を外部に出力
する。
１ビット半加算器３，４はいずれも同様に動作するから
１ビット半加算器３の動作について説明する。
１ビット半加算器３の動作について説明する。
二つの入力、すなわち入力データ信号Ｄ1 ・桁上げ信号
Ｃ1 が共に論理値“０”のとき、ＮＯＲゲート３１出力
が論理値“１”となり、ＮＯＲゲート３４出力すなわち
加算データ信号Ｓ1 は論理値“０”となる。またこのと
き、NANDゲート32出力が論理値“１”となり、ＮＯＴゲ
ート３３出力すなわち桁上げ信号Ｃ２は論理値“０”と
なる。
Ｃ1 が共に論理値“０”のとき、ＮＯＲゲート３１出力
が論理値“１”となり、ＮＯＲゲート３４出力すなわち
加算データ信号Ｓ1 は論理値“０”となる。またこのと
き、NANDゲート32出力が論理値“１”となり、ＮＯＴゲ
ート３３出力すなわち桁上げ信号Ｃ２は論理値“０”と
なる。
二つの入力のうちいずれか一方が論理値“１”他方が論
理値“０”のときは、ＮＯＲゲート３１出力・ＮＯＴゲ
ート３３出力が共に論理値“０”となるから、加算デー
タ信号Ｓ1 は論理値“１”、桁上げ信号Ｃ2 は論理値
“０”となる。
理値“０”のときは、ＮＯＲゲート３１出力・ＮＯＴゲ
ート３３出力が共に論理値“０”となるから、加算デー
タ信号Ｓ1 は論理値“１”、桁上げ信号Ｃ2 は論理値
“０”となる。
二つの入力が共に論理値“１”のときは、NOTゲート３
３出力が論理値“１”となるから、加算データ信号Ｓ1
は論理値“０”、桁上げ信号Ｃ2 は論理値“１”とな
る。
３出力が論理値“１”となるから、加算データ信号Ｓ1
は論理値“０”、桁上げ信号Ｃ2 は論理値“１”とな
る。
上記の入出力関係はたしかに１ビット半加算器の入出力
関係となっている。
関係となっている。
周知のように、CMOSのＮＯＲゲート・NANDゲートはそれ
ぞれ4FETを要し、同じくＮＯＴゲートは2FETを要する。
したがって第２図に示す従来例は、１ビットあたり１４
個のＦＥＴを要する。ｎビットの同様な半加算回路では
必要ＦＦＴ数は１４ｎとなるから、たとえば１６ビット
の従来の半加算回路は224FET を要する。また一つの桁
上げ信号が接続されているＦＥＴ数は出力側４個、入力
側４個の合計８個である。
ぞれ4FETを要し、同じくＮＯＴゲートは2FETを要する。
したがって第２図に示す従来例は、１ビットあたり１４
個のＦＥＴを要する。ｎビットの同様な半加算回路では
必要ＦＦＴ数は１４ｎとなるから、たとえば１６ビット
の従来の半加算回路は224FET を要する。また一つの桁
上げ信号が接続されているＦＥＴ数は出力側４個、入力
側４個の合計８個である。
以上説明したように従来の半加算回路は、１ビットあた
りの必要ＦＥＴ数が多いので消費電力が大きいという欠
点があり、また一つの桁上げ信号が加わるＦＥＴ数が多
く、したがって桁上げ信号に対する負荷容量が大きいの
で桁上げ信号の演算時間が長く動作が遅いという欠点が
ある。
りの必要ＦＥＴ数が多いので消費電力が大きいという欠
点があり、また一つの桁上げ信号が加わるＦＥＴ数が多
く、したがって桁上げ信号に対する負荷容量が大きいの
で桁上げ信号の演算時間が長く動作が遅いという欠点が
ある。
本発明の目的は、上記の欠点を解決して消費電力が小さ
くしかも高速で動作する半加算回路を提供することにあ
る。
くしかも高速で動作する半加算回路を提供することにあ
る。
本発明の半加算回路は、周期的にかつたがいに同時にオ
ン・オフする第一・第二・第三のスイッチ手段と、前記
第一のスイッチ手段がオフである期間のほぼ中間でオフ
からオンになりその後前記第一のスイッチ手段がオフか
らオンになるより以前にオンからオフになる第四のスイ
ッチ手段と、第一の導電形である電界効果形の第一・第
二・第三・第四のトランジスタと、前記第一の導電形と
異なる第二の導電形である電界効果形の第五・第六のト
ランジスタとを備え、前記第一・第二のトランジスタ
の、ソースを電源の第一の端子に共通に、ゲートを前記
第一のスイッチ手段を介して前記電源の前記第一の端子
に共通に、ドレインを前記第二・第三のスイッチ手段を
介して前記電源の第二の端子にそれぞれ接続し、前記電
源の前記第一の端子を前記第三のトランジスタのソース
に、前記第三のトランジスタのドレインを前記第四のト
ランジスタのソースに、前記第四のトランジスタのドレ
インを前記第四のスイッチ手段を介して加算データ信号
端子および前記第二のトランジスタのドレインに接続す
るか、前記電源の前記第一の端子を前記第三のトランジ
スタのソースに、前記第三のトランジスタのドレインを
前記第四のスイッチ手段を介して前記第四のトランジス
タのソースに、前記第四のトランジスタのドレインを前
記加算データ信号端子および前記第二のトランジスタの
ドレインに接続するか、あるいは前記電源の前記第一の
端子を前記第四のスイッチ手段を介して前記第三のトラ
ンジスタのソースに、前記第三のトランジスタのドレイ
ンを前記第四のトランジスタのソースに、前記第四のト
ランジスタのドレインを前記加算データ信号端子および
前記第二のトランジスタのドレインに接続し、前記第三
・第四のトランジスタのゲートの一方を入力データ信号
端子に、他方を入力桁上げ信号端子に接続し、前記第五
のトランジスタの、ドレインを前記第一のトランジスタ
のゲートに、ソースを前記第六のトランジスタのドレイ
ンに接続し、前記第六のトランジスタのソースを前記電
源の前記第二の端子に接続し、前記第五・第六のトラン
ジスタのゲートの一方を前記入力データ信号端子に、他
方を前記入力桁上げ信号端子に接続し、前記第一のトラ
ンジスタのドレインを出力桁上げ信号端子に接続する１
ビットの半加算器路を具備して構成される。
ン・オフする第一・第二・第三のスイッチ手段と、前記
第一のスイッチ手段がオフである期間のほぼ中間でオフ
からオンになりその後前記第一のスイッチ手段がオフか
らオンになるより以前にオンからオフになる第四のスイ
ッチ手段と、第一の導電形である電界効果形の第一・第
二・第三・第四のトランジスタと、前記第一の導電形と
異なる第二の導電形である電界効果形の第五・第六のト
ランジスタとを備え、前記第一・第二のトランジスタ
の、ソースを電源の第一の端子に共通に、ゲートを前記
第一のスイッチ手段を介して前記電源の前記第一の端子
に共通に、ドレインを前記第二・第三のスイッチ手段を
介して前記電源の第二の端子にそれぞれ接続し、前記電
源の前記第一の端子を前記第三のトランジスタのソース
に、前記第三のトランジスタのドレインを前記第四のト
ランジスタのソースに、前記第四のトランジスタのドレ
インを前記第四のスイッチ手段を介して加算データ信号
端子および前記第二のトランジスタのドレインに接続す
るか、前記電源の前記第一の端子を前記第三のトランジ
スタのソースに、前記第三のトランジスタのドレインを
前記第四のスイッチ手段を介して前記第四のトランジス
タのソースに、前記第四のトランジスタのドレインを前
記加算データ信号端子および前記第二のトランジスタの
ドレインに接続するか、あるいは前記電源の前記第一の
端子を前記第四のスイッチ手段を介して前記第三のトラ
ンジスタのソースに、前記第三のトランジスタのドレイ
ンを前記第四のトランジスタのソースに、前記第四のト
ランジスタのドレインを前記加算データ信号端子および
前記第二のトランジスタのドレインに接続し、前記第三
・第四のトランジスタのゲートの一方を入力データ信号
端子に、他方を入力桁上げ信号端子に接続し、前記第五
のトランジスタの、ドレインを前記第一のトランジスタ
のゲートに、ソースを前記第六のトランジスタのドレイ
ンに接続し、前記第六のトランジスタのソースを前記電
源の前記第二の端子に接続し、前記第五・第六のトラン
ジスタのゲートの一方を前記入力データ信号端子に、他
方を前記入力桁上げ信号端子に接続し、前記第一のトラ
ンジスタのドレインを出力桁上げ信号端子に接続する１
ビットの半加算器路を具備して構成される。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明の半加算回路の一実施例を示す回路図
である。
である。
第１図に示す実施例は２ビットの半加算回路であり、下
位ビット用の１ビット半加算器１と、上位ビット用の１
ビット半加算器２とを具備して構成されている。
位ビット用の１ビット半加算器１と、上位ビット用の１
ビット半加算器２とを具備して構成されている。
１ビット半加算器１は、Ｐ形のFETP1〜Ｐ6 とＮ形のFET
N1〜Ｎ4 とを備えて構成されている。
N1〜Ｎ4 とを備えて構成されている。
FETP1・Ｎ3・Ｎ4・Ｐ6 のゲートはプリチャージ信号
1 ・プリチャージ信号Ｐ1 ・プリチャージ信号Ｐ1 ・イ
ネーブル信号の端子に接続されている。FETP2 ・Ｐ3
の、ソースは電源電圧ＶDDの端子に共通に、ゲートはFE
TP1 のドレインに共通に、ドレインはFETN3 ・Ｎ4のド
レインに接続されている。FETP1 のソースは電源電圧Ｖ
DDの端子に、FETN3 ・Ｎ4のソースは電源電圧ＶSSの端
子に共通に接続されている。FETP4 ・Ｐ5 の、ソースは
電源ＶDDの端子・FETP4のドレインに、ゲートは入力デ
ータ信号Ｄ1 ・桁上げ信号Ｃ1 の端子に接続されてい
る。FETP6 のソースはFETP5 のドレインに、ドレインは
FETP3 のドレインと加算データ信号1 の端子とに接続
されている。FETN1 ・Ｎ2 の、ドレインはFETP2 のゲー
ト・FETN1 のソースに、ゲートは桁上げ信号Ｃ1 ・入力
データ信号Ｄ1 の端子に接続されている。FETN2 のソー
スは電源電圧ＶSSの端子に接続されている。FETP2 のド
レインは桁上げ信号Ｃ2 の端子に接続されている。
1 ・プリチャージ信号Ｐ1 ・プリチャージ信号Ｐ1 ・イ
ネーブル信号の端子に接続されている。FETP2 ・Ｐ3
の、ソースは電源電圧ＶDDの端子に共通に、ゲートはFE
TP1 のドレインに共通に、ドレインはFETN3 ・Ｎ4のド
レインに接続されている。FETP1 のソースは電源電圧Ｖ
DDの端子に、FETN3 ・Ｎ4のソースは電源電圧ＶSSの端
子に共通に接続されている。FETP4 ・Ｐ5 の、ソースは
電源ＶDDの端子・FETP4のドレインに、ゲートは入力デ
ータ信号Ｄ1 ・桁上げ信号Ｃ1 の端子に接続されてい
る。FETP6 のソースはFETP5 のドレインに、ドレインは
FETP3 のドレインと加算データ信号1 の端子とに接続
されている。FETN1 ・Ｎ2 の、ドレインはFETP2 のゲー
ト・FETN1 のソースに、ゲートは桁上げ信号Ｃ1 ・入力
データ信号Ｄ1 の端子に接続されている。FETN2 のソー
スは電源電圧ＶSSの端子に接続されている。FETP2 のド
レインは桁上げ信号Ｃ2 の端子に接続されている。
１ビット半加算器２と１ビット半加算器１と同一の構成
であり、入力データ信号Ｄ2 ・加算データ信号2 ・桁
上げ信号Ｃ3 は１ビット半加算器１の入力データ信号Ｄ
1 ・加算データ信号1 ・桁上げ信号Ｃ2 に対応してい
る。１ビット半加算器１の桁上げ信号Ｃ1 に対応するの
は１ビット半加算器１から入力される桁上げ信号Ｃ2 で
ある。
であり、入力データ信号Ｄ2 ・加算データ信号2 ・桁
上げ信号Ｃ3 は１ビット半加算器１の入力データ信号Ｄ
1 ・加算データ信号1 ・桁上げ信号Ｃ2 に対応してい
る。１ビット半加算器１の桁上げ信号Ｃ1 に対応するの
は１ビット半加算器１から入力される桁上げ信号Ｃ2 で
ある。
１ビット半加算器１・２はいずれも同様に動作するから
１ビット半加算器１の動作について説明する。
１ビット半加算器１の動作について説明する。
第３図は、１ビット半加算器１の動作を説明するための
タイムチャートである。
タイムチャートである。
プリチャージ信号Ｐ1 は、第３図に図示するように区間
ａで論理値“１”、区間b・c・d ……で論理値“０”をと
る信号である。プリチャージ信号は参照符号が示すよ
うにプリチャージ信号Ｐと逆相である信号である。イネ
ーブル信号は、区間ａの開始時に論理値“０”から
“１”に、区間b・c・d ……のほぼ中間に論理値“１”か
ら論理値“０”に変わる信号である。
ａで論理値“１”、区間b・c・d ……で論理値“０”をと
る信号である。プリチャージ信号は参照符号が示すよ
うにプリチャージ信号Ｐと逆相である信号である。イネ
ーブル信号は、区間ａの開始時に論理値“０”から
“１”に、区間b・c・d ……のほぼ中間に論理値“１”か
ら論理値“０”に変わる信号である。
まず区間ａにおける動作について説明する。
この区間で桁上げ信号Ｃ1 を論理値“０”にする。FETN
1 がオフでありFETP1 がオンだからFETP2・Ｐ3のゲート
が電源電圧ＶDDにチャージされ、FETP2・Ｐ3はオフとな
る。FETP6 がオフであり、FETN3・Ｎ4はオンであるか
ら、ＦＥＴＰ2・Ｐ3 のドレインは電源電圧ＶSSの電位
（論理値“０”の電位）にチャージされる。したがって
桁上げ信号Ｃ2 ・加算データ信号1 は共に論理値
“０”になる。このように、区間ａはFETP2・Ｐ3 のゲ
ート・ドレインをプリチャージして演算サイクルの初期
状態にセットする区間である。FETP1・Ｎ3・Ｎ4はこの
プリチャージ動作を制御するスイッチとして動作してい
る。
1 がオフでありFETP1 がオンだからFETP2・Ｐ3のゲート
が電源電圧ＶDDにチャージされ、FETP2・Ｐ3はオフとな
る。FETP6 がオフであり、FETN3・Ｎ4はオンであるか
ら、ＦＥＴＰ2・Ｐ3 のドレインは電源電圧ＶSSの電位
（論理値“０”の電位）にチャージされる。したがって
桁上げ信号Ｃ2 ・加算データ信号1 は共に論理値
“０”になる。このように、区間ａはFETP2・Ｐ3 のゲ
ート・ドレインをプリチャージして演算サイクルの初期
状態にセットする区間である。FETP1・Ｎ3・Ｎ4はこの
プリチャージ動作を制御するスイッチとして動作してい
る。
区間ｂは、入力データ信号Ｄ1 ・桁上げ信号Ｃ1が共に
論理値“１”である場合の演算区間である。FETP1 はオ
フでありFETN1・Ｎ2がオンになるからFETP2・Ｐ3 のゲ
ートが電源電圧ＶSSになりFETP2・Ｐ3 がオンになる。F
ETN3・Ｎ4 はオフであるから桁上げ信号Ｃ2 ・加算デー
タ信号1 は共に電源電圧ＶDDの電位に、すなわち論理
値“１”になる。
論理値“１”である場合の演算区間である。FETP1 はオ
フでありFETN1・Ｎ2がオンになるからFETP2・Ｐ3 のゲ
ートが電源電圧ＶSSになりFETP2・Ｐ3 がオンになる。F
ETN3・Ｎ4 はオフであるから桁上げ信号Ｃ2 ・加算デー
タ信号1 は共に電源電圧ＶDDの電位に、すなわち論理
値“１”になる。
区間ｃは、入力データ信号Ｄ1 ・桁上げ信号Ｃ1が論理
値“１”・“０”である場合の演算区間である。FETP1
はオフでありFETN1 がオフになるからFETP2・Ｐ3 のゲ
ートは区間ａでありプリチャージされたままでありFETP
2・Ｐ3 はオフのままである。FETN3・Ｎ4 はオフであり
FETP4 がオフになるからFETP2・Ｐ3 のドレインも区間
ａでありプリチャージされたままであり、桁上げ信号Ｃ
2 ・加算データ信号1 は共に論理値“０”になる。
値“１”・“０”である場合の演算区間である。FETP1
はオフでありFETN1 がオフになるからFETP2・Ｐ3 のゲ
ートは区間ａでありプリチャージされたままでありFETP
2・Ｐ3 はオフのままである。FETN3・Ｎ4 はオフであり
FETP4 がオフになるからFETP2・Ｐ3 のドレインも区間
ａでありプリチャージされたままであり、桁上げ信号Ｃ
2 ・加算データ信号1 は共に論理値“０”になる。
入力データ信号Ｄ1 と桁上げ信号Ｃ1 とを入替えても動
作は変らないから、入力データ信号Ｄ1 ・桁上げ信号Ｃ
1 が論理値“０”・“１”である場合も桁上げ信号Ｃ2
・加算データ信号1 は共に論理値“０”になる。
作は変らないから、入力データ信号Ｄ1 ・桁上げ信号Ｃ
1 が論理値“０”・“１”である場合も桁上げ信号Ｃ2
・加算データ信号1 は共に論理値“０”になる。
区間ｄは、入力データ信号Ｄ1 ・桁上げ信号Ｃ1が共に
論理値“０”である場合の演算区間である。FETP1 はオ
フであり、FETN1・Ｎ2 がオフになるからFETP2・Ｐ3 は
区間ａでオフになったままである。FETN3・Ｎ4 はオフ
であるからFETP6 がオフである間（イネーブル信号が
論理値“１”である間）FETP2・Ｐ3 のドレインは区間
ａでプリチャージされたままであり、桁上げ信号Ｃ2 ・
加算データ信号1 は共に論理値“０”になっている。
イネーブル信号が論理値“０”になるとFETP6 がオン
になり、FETP4・Ｐ5 はオンになっているから加算デー
タ信号1 は変化して論理値“１”になる。桁上げ信号
Ｃ2 はそのまま論理値“０”のままである。第３図に図
示するように、プリチャージ信号Ｐ・イネーブル信号
が共に論理値“０”であるタイミングＴd に桁上げ信号
Ｃ2・加算データ信号1 をサンプルする。FETP6 はイ
ネーブル動作を制御するスイッチとして動作している。
なお区間ｂ・ｃでもタイミングＴd に対応するタイミン
グＴb・Ｔcに桁上げ信号Ｃ2 ・加算データ信号1 をサ
ンプルする。
論理値“０”である場合の演算区間である。FETP1 はオ
フであり、FETN1・Ｎ2 がオフになるからFETP2・Ｐ3 は
区間ａでオフになったままである。FETN3・Ｎ4 はオフ
であるからFETP6 がオフである間（イネーブル信号が
論理値“１”である間）FETP2・Ｐ3 のドレインは区間
ａでプリチャージされたままであり、桁上げ信号Ｃ2 ・
加算データ信号1 は共に論理値“０”になっている。
イネーブル信号が論理値“０”になるとFETP6 がオン
になり、FETP4・Ｐ5 はオンになっているから加算デー
タ信号1 は変化して論理値“１”になる。桁上げ信号
Ｃ2 はそのまま論理値“０”のままである。第３図に図
示するように、プリチャージ信号Ｐ・イネーブル信号
が共に論理値“０”であるタイミングＴd に桁上げ信号
Ｃ2・加算データ信号1 をサンプルする。FETP6 はイ
ネーブル動作を制御するスイッチとして動作している。
なお区間ｂ・ｃでもタイミングＴd に対応するタイミン
グＴb・Ｔcに桁上げ信号Ｃ2 ・加算データ信号1 をサ
ンプルする。
以上説明したように１ビット半加算器１は、たしかに１
ビット半加算器としての入出力関係を満足するように動
作する。
ビット半加算器としての入出力関係を満足するように動
作する。
１ビット半加算器１は１０個のＦＥＴから構成されてい
る。第１図に示す実施例と同様にして16ビットの半加算
回路を構成すれば、必要なＦＥＴ数は１６０個である。
また一つの桁上げ信号が接続されるＦＥＴ数は出力側２
個、入力側２個の合計４個である。
る。第１図に示す実施例と同様にして16ビットの半加算
回路を構成すれば、必要なＦＥＴ数は１６０個である。
また一つの桁上げ信号が接続されるＦＥＴ数は出力側２
個、入力側２個の合計４個である。
なお、第１図に示す実施例においてFETP1 ・Ｎ3 ・Ｎ4
・Ｐ6のかわりに他のスイッチ素子を用いることもでき
る。また入力データ信号Ｄ1 ・桁上げ信号Ｃ1 とFETN1
・Ｎ2 との接続、あるいはFETP4・Ｐ5 との接続を第１
図に図示する接続と逆にしても動作は変らず、さらにFE
TP4・Ｐ5・Ｐ6 の位置を相互に任意に入替えても動作は
変らない。
・Ｐ6のかわりに他のスイッチ素子を用いることもでき
る。また入力データ信号Ｄ1 ・桁上げ信号Ｃ1 とFETN1
・Ｎ2 との接続、あるいはFETP4・Ｐ5 との接続を第１
図に図示する接続と逆にしても動作は変らず、さらにFE
TP4・Ｐ5・Ｐ6 の位置を相互に任意に入替えても動作は
変らない。
以上詳細に説明したように本発明の半加算回路は、ダイ
ナミック動作をするから出力レベルの変化時において電
源間に貫通電流が流れず、しかも１ビットあたりの必要
ＦＥＴ数が少いので消費電力が小さいという効果があ
り、また一つの桁上げ信号が接続されるＦＥＴ数が少く
桁上げ信号に対する負荷容量が小さくなり、しかもＦＥ
Ｔ数が少いから配線長も短かくなるので、桁上げ信号の
演算時間が短かく高速で動作するという効果がある。
ナミック動作をするから出力レベルの変化時において電
源間に貫通電流が流れず、しかも１ビットあたりの必要
ＦＥＴ数が少いので消費電力が小さいという効果があ
り、また一つの桁上げ信号が接続されるＦＥＴ数が少く
桁上げ信号に対する負荷容量が小さくなり、しかもＦＥ
Ｔ数が少いから配線長も短かくなるので、桁上げ信号の
演算時間が短かく高速で動作するという効果がある。
第１図は、本発明の半加算回路の一実施例を示す回路
図、 第２図は、従来の半加算回路の一例を示すブロック図、 第３図は、第１図における１ビット半加算器１の動作を
説明するためのタイムチャートである。 １・２……１ビット半加算器、Ｐ1〜Ｐ6・Ｎ1〜Ｎ4 …
…ＦＥＴ。
図、 第２図は、従来の半加算回路の一例を示すブロック図、 第３図は、第１図における１ビット半加算器１の動作を
説明するためのタイムチャートである。 １・２……１ビット半加算器、Ｐ1〜Ｐ6・Ｎ1〜Ｎ4 …
…ＦＥＴ。
Claims (1)
- 【請求項１】周期的にかつたがいに同時にオン・オフす
る第一・第二・第三のスイッチ手段と、前記第一のスイ
ッチ手段がオフである期間のほぼ中間でオフからオンに
なりその後前記第一のスイッチ手段がオフからオンにな
るより以前にオンからオフになる第四のスイッチ手段
と、第一の導電形である電界効果形の第一・第二・第三
・第四のトランジスタと、前記第一の導電形と異なる第
二の導電形である電界効果形の第五・第六のトランジス
タとを備え、 前記第一・第二のトランジスタのソースを電源の第一の
端子に共通に、ゲートを前記第一のスイッチ手段を介し
て前記電源の前記第一の端子に共通に、ドレインを各々
前記第二・第三のスイッチ手段を介して前記電源の第二
の端子にそれぞれ接続し、 前記電源の前記第一の端子を前記第三のトランジスタの
ソースに、前記第三のトランジスタのドレインを前記第
四のトランジスタのソースに、前記第四のトランジスタ
のドレインを前記第四のスイッチ手段を介して加算デー
タ信号端子および前記第二のトランジスタのドレインに
それぞれ接続するか、前記電源の前記第一の端子を前記
第三のトランジスタのソースに、前記第三のトランジス
タのドレインを前記第四のスイッチ手段を介して前記第
四のトランジスタのソースに、前記第四のトランジスタ
のドレインを前記加算データ信号端子および前記第二の
トランジスタのドレインにそれぞれ接続するか、あるい
は前記電源の前記第一の端子を前記第四のスイッチ手段
を介して前記第三のトランジスタのソースに、前記第三
のトランジスタのドレインを前記第四のトランジスタの
ソースに、前記第四のトランジスタのドレインを前記加
算データ信号端子および前記第二のトランジスタのドレ
インにそれぞれ接続し、前記第三・第四のトランジスタ
のゲートの一方を入力データ信号端子に、他方を入力桁
上げ信号端子に接続し、 前記第五のトランジスタのドレインを前記第一のトラン
ジスタのゲートに、ソースを前記第六のトランジスタの
ドレインにそれぞれ接続し、前記第六のトランジスタの
ソースを前記電源の前記第二の端子に接続し、前記第五
・第六のトランジスタのゲートの一方を前記入力データ
信号端子に、他方を前記入力桁上げ信号端子に接続し、 前記第一のトランジスタのドレインを出力桁上げ信号端
子に接続したことを特徴とする半加算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245396A JPH0619701B2 (ja) | 1985-10-31 | 1985-10-31 | 半加算回路 |
| US06/925,307 US4745306A (en) | 1985-10-31 | 1986-10-31 | Half adder having a pair of precharged stages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245396A JPH0619701B2 (ja) | 1985-10-31 | 1985-10-31 | 半加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105233A JPS62105233A (ja) | 1987-05-15 |
| JPH0619701B2 true JPH0619701B2 (ja) | 1994-03-16 |
Family
ID=17133030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245396A Expired - Lifetime JPH0619701B2 (ja) | 1985-10-31 | 1985-10-31 | 半加算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4745306A (ja) |
| JP (1) | JPH0619701B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01219928A (ja) * | 1988-02-28 | 1989-09-01 | Nec Corp | 半加算回路 |
| JP2768301B2 (ja) * | 1995-04-12 | 1998-06-25 | 日本電気株式会社 | 検出回路 |
| US20060173941A1 (en) | 2005-01-31 | 2006-08-03 | Busaba Fadi Y | Systems and methods for implementing logic in a processor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013068B1 (ja) * | 1970-07-31 | 1975-05-16 | ||
| JPS5612237U (ja) * | 1979-07-09 | 1981-02-02 | ||
| JPS6022767B2 (ja) * | 1979-10-01 | 1985-06-04 | 株式会社東芝 | ２進乗算器細胞回路 |
| JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
| JPS59139447A (ja) * | 1983-01-28 | 1984-08-10 | Matsushita Electric Ind Co Ltd | 全加算器 |
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| US4569032A (en) * | 1983-12-23 | 1986-02-04 | At&T Bell Laboratories | Dynamic CMOS logic circuits for implementing multiple AND-functions |
-
1985
- 1985-10-31 JP JP60245396A patent/JPH0619701B2/ja not_active Expired - Lifetime
-
1986
- 1986-10-31 US US06/925,307 patent/US4745306A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4745306A (en) | 1988-05-17 |
| JPS62105233A (ja) | 1987-05-15 |
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