KR100261865B1 - 비교 장치 - Google Patents
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Abstract
본 발명은 최소한의 게이트로 등가 비교 기능을 구현하여 전체 비교 속도를 개선하고, 구현 면적 및 전력 소모를 줄인 비교 장치를 제공하기 위한 것으로, N비트 크기의 제1 데이터 및 제2 데이터를 등가 비교하는 비교 장치에 있어서, 제어 신호에 응답하여 제1 노드를 프리차지하는 프리차지 수단; 상기 제어 신호에 응답하여 제2 노드를 디스차지하는 디스차지 수단; 및 상기 제1 데이터 및 상기 제2 데이터의 각 비트를 입력으로 받아 비교 동작을 각각 수행하며, 상기 제1 노드 및 상기 제2 노드 간에 병렬 접속되는 N개의 단위 비교기를 포함하는 비교 수단을 포함하고, 상기 제1 노드의 신호 레벨이 최종 비교 결과 신호로 출력된다.
Description
본 발명은 디지털 회로에 관한 것으로서, 특히 입력되는 두 데이터의 등가 여부를 판단하는 비교 장치에 관한 것이다.
도 1은 종래의 비교 회로로서, 4비트로 구성된 두 데이터 Ai,Bi(i=0,1,2,3)을 비교하는 회로도이다. 각 비트별로 Ai의 반전된 값 및 Bi을 입력으로 받는 논리곱 게이트(10), Ai 및 Bi의 반전된 값을 입력으로 받는 논리곱 게이트(11) 및 논리곱 게이트로부터 출력되는 각 신호를 양 입력으로 받는 부정논리합 게이트(12)를 통해 해당 비트의 등가 여부를 우선 비교하고, 다음으로 각 부정논리합 게이트로부터 출력되는 신호를 입력으로 받는 논리곱 게이트(13)를 통해 두 데이터의 최종 등가 여부를 비교한 후 최종 비교 결과 신호(A=B)를 출력한다. 두 데이터의 해당 비트 값이 같을 경우 부정논리합 게이트의 출력은 "하이(HIGH)", 다를 경우 "로우(LOW)"가 된다. 따라서, 최종 비교 결과 신호(A=B)는 부정논리합 게이트의 모든 출력이 "하이"인 경우에 "하이"값을 가짐으로써, 두 데이터가 등가임을 나타낸다.
상기와 같이 구현된 종래의 비교 회로는 다수개의 게이트로 구성된 조합 논리 회로로 이루어져 게이트들의 연결에 의해 야기되는 지연 시간이 커 전체 비교 수행 속도를 떨어뜨리며, 또한 비교 데이터의 비트 수가 증가됨에 따라 조합 논리 게이트의 수가 급격히 증가하여 이에 따른 칩의 구현 면적 및 전력 소모가 증가하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 최소한의 게이트로 등가 비교 기능을 구현하여 전체 비교 속도를 개선하고, 구현 면적 및 전력 소모를 줄인 비교 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 비교 회로도.
도 2는 본 발명의 비교 회로도.
도 3은 본 발명의 단위 비교기를 도시한 회로도.
도 4는 본 발명의 두 데이터의 비교 동작에 따른 비교 결과 신호 파형도.
* 도면의 주요 부분에 대한 설명
20 : 비교부 21 : 프리차지부
22 : 디스차지부
상기 목적을 달성하기 위한 본 발명은 N비트 크기의 제1 데이터 및 제2 데이터를 등가 비교하는 비교 장치에 있어서, 제어 신호에 응답하여 제1 노드를 프리차지하는 프리차지 수단; 상기 제어 신호에 응답하여 제2 노드를 디스차지하는 디스차지 수단; 및 상기 제1 데이터 및 상기 제2 데이터의 각 비트를 입력으로 받아 비교 동작을 각각 수행하며, 상기 제1 노드 및 상기 제2 노드 간에 병렬 접속되는 N개의 단위 비교기를 포함하는 비교 수단을 포함하고, 상기 제1 노드의 신호 레벨이 최종 비교 결과 신호로 출력되는 비교 장치를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도 2는 본 발명의 비교 회로로서, 클럭 신호(CLK)에 응답하여 노드 1을 프리차지(precharge)하는 프리차지부(21), 클럭 신호에 응답하여 노드 2를 디스차지(discharge)하는 디스차지부(22), 및 비교할 두 데이터의 각 비트를 입력으로 받아 비교 동작을 각각 수행하는 다수개의 단위 비교기를 포함하는 비교부(20)로 이루어진다.
프리차지부(21)는 공급전원전압과 노드 1간에 병렬로 접속되면서, 게이트로 클럭 신호(CLK)를 입력받는 피모스트랜지스터(P1) 및 게이트로 반전된 노드 1의 신호를 입력받는 엔모스트랜지스터(N1)로 이루어지고, 디스차지부(22)는 노드 2와 접지전원전압 간에 접속되며, 게이트로 클럭 신호(CLK)를 입력받는 엔모스트랜지스터(N2)로 이루어진다. 여기서, 최종 비교 결과 신호(A=B)는 노드 1의 신호에 응답하여 출력된다.
비교부(20)의 다수개 단위 비교기는 노드 1과 노드 2 간에 병렬접속되도록 구성된다.
도 3은 단위 비교기의 내부 회로도로서, 비교할 두 데이터의 해당 비트(Ai 및 Bi)를 입력으로 받아 각각 반전하는 인버터(I1, I2), 노드 1 및 노드 2 간에 직렬 접속되며, 게이트로 인버터(I1)의 출력 신호를 입력받는 엔모스트랜지스터(M1), 게이트로 Bi를 입력받는 엔모스트랜지스터(M4) 및 노드 1 및 노드 2 간에 직렬 접속되며, 게이트로 인버터(I2)의 출력 신호를 입력받는 엔모스트랜지스터(M2), 게이트로 Ai를 입력받는 엔모스트랜지스터(M3)로 구성되어, 두 데이터의 해당 비트(Ai 및 Bi)의 비교 동작을 수행한다. 단위 비교기로 입력되는 비교할 데이터 Ai 및 Bi는 총 4가지의 조합을 가질 수 있다. 먼저 Ai 및 Bi의 값이 각각 "0", "0"인 경우, M1 및 M2는 턴-온(turn-on)상태가 되고, M3 및 M4는 턴-오프(turn-off)되어 노드 1과 노드 2 간에 디스차지 경로가 형성되지 않는다. Ai 및 Bi의 값이 각각 "1", "1"인 경우도 마찬가지로 M3 및 M4는 턴-온(turn-on)상태가 되고, M1 및 M2는 턴-오프(turn-off)되어 노드 1과 노드 2 간에 디스차지 경로가 형성되지 않는다. 그러나, Ai 및 Bi의 값이 각각 "0", "1", "0"인 경우), M1 및 M4는 턴-온(turn-on)상태가 되고, M2 및 M3은 턴-오프(turn-off)되어 노드 1과 노드 2 간에 디스차지 경로가 형성되어 노드 1의 레벨이 이 경로를 따라 디스차지 되어진다.
따라서, 다수개의 단위 비교기 중 어느 하나라도 서로 다른 두 비트 값을 입력받는 경우 노드 1이 디스차지되어 "로우"레벨의 신호 값을 가지고, 최종 비교 결과 신호(A=B)로 비교한 두 데이터가 서로 등가하지 않다는 의미의 "로우"레벨값을 출력한다.
도 2 및 도 3을 참조하여, 두 데이터의 비교 동작을 상세히 설명한다.
프리차지 기간(클럭 신호가 "로우"인 구간) 동안 노드 1은 피모스트랜지스터(P1)를 통해 "하이"레벨의 신호를 유지하고, 디스차지 기간(클럭 신호가 "하이"인 구간)에는 Ai, Bi에 응답하여 동작하는 비교부(20)에 따라 신호 레벨 "하이" 혹은 "로우"를 갖는다. 노드 2는 디스차지 기간 동안 비교부(20)에 따라 디스차지 경로가 된다.
먼저, 일정 주기를 갖는 클럭 신호(CLK)가 입력되어 클럭 신호(CLK)가 "로우"인 구간에서 노드 1은 "하이"로 프리차지 되어, 비교부(20)의 비교 결과에 상관없이 최종 비교 결과 신호(A=B)는 "하이"신호를 출력한다. 다음으로, 클럭 신호(CLK)가 "하이"인 구간에서 피모스트랜지스터(P1)는 턴-오프되고, 엔모스트랜지스터(N2)는 턴-온된다. 이때, 비교할 두 데이터 Ai, Bi가 등가인 경우에는 비교부(20)를 통한 노드 1과 노드 2 간에 디스차지 경로가 형성되지 않아 최종 비교 결과 신호(A=B)는 "하이"신호를 그대로 유지하며, 두 데이터 Ai, Bi 중 서로 다른 값을 갖는 비트가 하나라도 있는 경우에는 단위 비교기를 통한 노드 1과 노드 2 간에 디스차지 경로가 형성되어 노드 1의 신호 레벨이 "로우"로 떨어져 최종 비교 결과 신호(A=B)로 "로우"신호레벨이 출력되고, 노드 1의 반전된 신호 "하이"가 엔모스트랜지스터(N1)를 턴-온시켜 비교 수행 후 다시 노드 1을 프리차지하는 동작을 수행한다.
상술한 본 발명의 비교 동작은 도 4에 도시된 두 데이터의 비교 동작에 따른 비교 결과 신호 파형도에 잘 나타나있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 프리차지부와 디스차지부를 채용하여 최소의 게이트만으로 등가 비교 회로를 구성함으로써 비교할 데이터의 비트 수가 증가하여도 일정한 동작 속도를 유지할 수 있는 효과가 있으며, 그에 따라 고속 동작이 가능하면서, 작은 면적을 차지하는 저전력 비교 장치를 구현할 수 있는 효과가 있다.
Claims (10)
- N비트 크기의 제1 데이터 및 제2 데이터를 등가 비교하는 비교 장치에 있어서,제어 신호에 응답하여 제1 노드를 프리차지하는 프리차지 수단;상기 제어 신호에 응답하여 제2 노드를 디스차지하는 디스차지 수단; 및상기 제1 데이터 및 상기 제2 데이터의 각 비트를 입력으로 받아 비교 동작을 각각 수행하며, 상기 제1 노드 및 상기 제2 노드 간에 병렬 접속되는 N개의 단위 비교기를 포함하는 비교 수단을 포함하고, 상기 제1 노드의 신호 레벨이 최종 비교 결과 신호로 출력되는 비교 장치.
- 제 1 항에 있어서,상기 프리차지 수단은제1 전원단과 상기 제1 노드 간에 병렬로 접속되면서, 게이트로 상기 제어 신호를 입력받는 제1 풀업 트랜지스터 및 게이트가 상기 제1 노드의 신호에 연결된 제2 풀업 트랜지스터를 포함하여 이루어지는 비교 장치.
- 제 1 항에 있어서,상기 디스차지 수단은상기 제2 노드와 제2 전원단 간에 접속되며, 게이트로 상기 제어 신호를 입력받는 풀다운 트랜지스터인 비교 장치.
- 제 1 항에 있어서,상기 단위 비교기는상기 제1 데이터 및 상기 제2 데이터의 해당 비트를 각 입력으로 받아 반전하는 제1 반전 수단 및 제2 반전 수단;상기 제1 노드 및 상기 제2 노드 간에 직렬 접속되며, 게이트로 상기 제1 반전 수단의 출력 신호를 입력받는 제1 엔모스트랜지스터 및 게이트로 상기 제2 데이터의 해당 비트를 입력받는 제2 엔모스트랜지스터; 및상기 제1 노드 및 상기 제2 노드 간에 직렬 접속되며, 게이트로 상기 제2 반전 수단의 출력 신호를 입력받는 제3 엔모스트랜지스터 및 게이트로 상기 제1 데이터의 해당 비트를 입력받는 제4 엔모스트랜지스터를 포함하여 이루어지는 비교 장치.
- 제 4 항에 있어서,상기 단위 비교기는상기 제1 데이터 및 상기 제2 데이터의 해당 비트가 등가인 경우 상기 제1 노드 및 상기 제2 노드 간에 디스차지 경로가 형성되지 않는 비교 장치.
- 제 4 항에 있어서,상기 단위 비교기는상기 제1 데이터 및 상기 제2 데이터의 해당 비트가 서로 다른 경우 상기 제1 노드 및 상기 제2 노드 간에 디스차지 경로가 형성되지 않는 비교 장치.
- 제 1 항에 있어서,상기 제어 신호가 "로우"인 경우 상기 제1 노드가 "하이"로 프리차지 되고, 상기 디스차지 수단이 턴-오프되어, 상기 비교 수단의 비교 결과에 상관없이 상기 최종 비교 결과 신호를 "하이"신호 레벨로 출력하는 비교 장치.
- 제 1 항에 있어서,상기 제어 신호가 "하이"로 입력되고, 상기 제1 데이터 및 상기 제2 데이터가 등가인 경우, 상기 비교 수단을 통해 상기 제1 노드와 상기 제2 노드 간에 디스차지 경로가 형성되지 않아 상기 프리차지된 제1 노드의 신호 레벨이 상기 최종 비교 결과 신호로 출력되는 비교 장치.
- 제 2 항에 있어서,상기 제어 신호가 "하이"로 입력되고, 상기 제1 데이터 및 상기 제2 데이터 중 서로 다른 값을 갖는 비트가 하나라도 있는 경우, 상기 비트를 비교하는 상기 단위 비교기를 통해 상기 제1 노드와 상기 제2 노드 간에 디스차지 경로가 형성되어 상기 제1 노드의 신호 레벨이 디스차지되고, 상기 디스차지된 제1 노드의 신호 레벨이 상기 최종 비교 결과 신호로 출력되는 비교 장치.
- 제 9 항에 있어서,상기 제2 풀업 트랜지스터는상기 디스차지된 제1 노드의 신호가 상기 제2 풀업 트랜지스터를 턴-온시켜 비교 수행 후 다시 상기 제1 노드를 프리차지하는 비교 장치.
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|---|---|---|---|
| KR1019970077886A KR100261865B1 (ko) | 1997-12-30 | 1997-12-30 | 비교 장치 |
Publications (2)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388470B2 (en) | 2005-02-07 | 2008-06-17 | Samsung Electronics Co., Ltd. | Comparator having small size and improved operating speed |
-
1997
- 1997-12-30 KR KR1019970077886A patent/KR100261865B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388470B2 (en) | 2005-02-07 | 2008-06-17 | Samsung Electronics Co., Ltd. | Comparator having small size and improved operating speed |
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| KR19990057807A (ko) | 1999-07-15 |
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