JPH02185113A - 信号選択回路 - Google Patents
信号選択回路Info
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- JPH02185113A JPH02185113A JP611889A JP611889A JPH02185113A JP H02185113 A JPH02185113 A JP H02185113A JP 611889 A JP611889 A JP 611889A JP 611889 A JP611889 A JP 611889A JP H02185113 A JPH02185113 A JP H02185113A
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- 101100481019 Nicotiana tabacum TGA1A gene Proteins 0.000 abstract description 2
- 101150092207 TGA1 gene Proteins 0.000 abstract description 2
- 101000947178 Homo sapiens Platelet basic protein Proteins 0.000 abstract 1
- 102100036154 Platelet basic protein Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000002265 prevention Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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- 230000005540 biological transmission Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号選択回路に関し、特に外部より入力される
制御信号に基づいて、内部で機能制御を行なうための複
数の入力信号に対する選択を行なう集積回路等の信号選
択回路に関する。
制御信号に基づいて、内部で機能制御を行なうための複
数の入力信号に対する選択を行なう集積回路等の信号選
択回路に関する。
従来、この種の信号選択回路は、集積回路の外部から入
力される制御信号に基づいて内部で発生する活性化信号
により活性化し、前段の信号を次段へ高速かつ安定して
伝達することを期している。
力される制御信号に基づいて内部で発生する活性化信号
により活性化し、前段の信号を次段へ高速かつ安定して
伝達することを期している。
第３図は５■単一電源の集積回路であるＭＯ８Ｏ８型ダ
イアミＲＡＭに用いられる信号選択回路の基本構成の一
例を示す回路図である。
イアミＲＡＭに用いられる信号選択回路の基本構成の一
例を示す回路図である。
この信号選択回路は、入力端に前段のドライバ回路ＡＡ
Ｉ 〜ＡＡｍ 、 Ａｓ ｔ 〜ＡＢｆｉからの入力信
号ｌＮＡｌ〜Ｉ ＮＡｍ 、 Ｉ ＮＢＩ〜ＩＮＢ６を
それぞれ対応して入力し第１の制御信号Φム１〜Φ飾、
ΦＢ１〜Φｌｂ＋に従って入力信号ｌＮＡｌ〜Ｉ ＮＡ
ｍ 、 Ｉ ＮＢＩ〜ＩＮａｎを共通接続された出力端
ＴＡ 、ＴＢへそれぞれ伝達する複数のトランスファゲ
ートＴＧム１〜ＴＧＡ、。
Ｉ 〜ＡＡｍ 、 Ａｓ ｔ 〜ＡＢｆｉからの入力信
号ｌＮＡｌ〜Ｉ ＮＡｍ 、 Ｉ ＮＢＩ〜ＩＮＢ６を
それぞれ対応して入力し第１の制御信号Φム１〜Φ飾、
ΦＢ１〜Φｌｂ＋に従って入力信号ｌＮＡｌ〜Ｉ ＮＡ
ｍ 、 Ｉ ＮＢＩ〜ＩＮａｎを共通接続された出力端
ＴＡ 、ＴＢへそれぞれ伝達する複数のトランスファゲ
ートＴＧム１〜ＴＧＡ、。
ＴＧＢＩ〜’Ｉ’ ＧＢｎを備えた複数の前段選択回路
１人。
１人。
ＩＢと、互いに入力端を出力端に出力端を入力端に接続
したＣＭＯ８ｆｆｉの二つのインバータ１１゜工２を備
え各前段選択回路１人、 １ｍ の出力端と接続してこ
れら前段選択回路１人、１Ｂ の出力信号に応じてこれ
ら出力信号のレベルを保持し、トランスファゲートＴ
ＧＡＩ 〜Ｔ ＧＡｍ 、 Ｔ ＧＢＩ 〜Ｔ Ｇ Ｂ
ｎが全てオフとなル前段選択回路ＩＡ、 ＩＢ がフロ
ーティンク状態になっても直前の出力信号のレベルを保
持する複数のフローティング防止回路５ム。
したＣＭＯ８ｆｆｉの二つのインバータ１１゜工２を備
え各前段選択回路１人、 １ｍ の出力端と接続してこ
れら前段選択回路１人、１Ｂ の出力信号に応じてこれ
ら出力信号のレベルを保持し、トランスファゲートＴ
ＧＡＩ 〜Ｔ ＧＡｍ 、 Ｔ ＧＢＩ 〜Ｔ Ｇ Ｂ
ｎが全てオフとなル前段選択回路ＩＡ、 ＩＢ がフロ
ーティンク状態になっても直前の出力信号のレベルを保
持する複数のフローティング防止回路５ム。
５Ｂと、入力端を前段選択回路ＩＡ 、 ＩＢ の出力
端ＴＡ、Ｔ、 とそれぞれ対応して接続し出力端を出
力端子Ｔｏ Ｋ共通接続し、第２の制御信号Φ３！。
端ＴＡ、Ｔ、 とそれぞれ対応して接続し出力端を出
力端子Ｔｏ Ｋ共通接続し、第２の制御信号Φ３！。
Φ３鵞に従って前段選択回路１ａ 、 １！＋ の出力
信号をそれぞれ出力端子Ｔｏへ伝達する複数のトランス
フアゲ−） Ｔ Ｇ３１ 、 Ｔ Ｇｓｓを備えた後段
選択回路３と、互いに入力端を出力端に出力端を入力端
に接続した０ＭＯ８型の二つのインバータエ１゜工２を
備え、後段選択回路３の出力端と接続してこの後段選択
回路３の出力信号に応じてこの出力信号のレベルを保持
し、後段選択回路３がフローとなっている。
信号をそれぞれ出力端子Ｔｏへ伝達する複数のトランス
フアゲ−） Ｔ Ｇ３１ 、 Ｔ Ｇｓｓを備えた後段
選択回路３と、互いに入力端を出力端に出力端を入力端
に接続した０ＭＯ８型の二つのインバータエ１゜工２を
備え、後段選択回路３の出力端と接続してこの後段選択
回路３の出力信号に応じてこの出力信号のレベルを保持
し、後段選択回路３がフローとなっている。
上述した従来の信号選択回路は、各前段選択回路ＬＡ＋
ｌＢのトランスファゲートＴＧＡ、〜Ｔ Ｇ Ａｍ ＋
’ｒｅＢ、〜ＴＧ、、の出力端は共通接続され、これら
前段選択回路ＬＡ＋ＩＢの出力端は後段選択回路３のト
ランスファゲートＴＧＨ、ＴＧｓｚを介して出力端子Ｔ
ｏに共通接続された構成となっているので、ドライバ回
路（例えばＡＡＩ）は、接続されている前段選択回路（
１人）の全てのトランスファゲート（ＴＧＡ１〜ＴＧＡ
Ｉｎ）の拡散容量、後段選択回路３の全てのトランスフ
アゲ−）ＴＧｓｔ＊ＴＧ、、、フローティング防止回路
（５Ａ）、６０入力容量、出力端子Ｔｏと接続する次段
の入力容量、及びこれらの配線容量等を駆動する必要が
あり、ドライバ回路Ａム１〜ＡＡｍ ＊ ＡＢＩ〜ＡＢ
ｎを形成するトランジスタの寸法が増大し、また、第４
図に示すように、信号伝達の遅延時間が大きくな夕波形
がなまるという欠点がある。
ｌＢのトランスファゲートＴＧＡ、〜Ｔ Ｇ Ａｍ ＋
’ｒｅＢ、〜ＴＧ、、の出力端は共通接続され、これら
前段選択回路ＬＡ＋ＩＢの出力端は後段選択回路３のト
ランスファゲートＴＧＨ、ＴＧｓｚを介して出力端子Ｔ
ｏに共通接続された構成となっているので、ドライバ回
路（例えばＡＡＩ）は、接続されている前段選択回路（
１人）の全てのトランスファゲート（ＴＧＡ１〜ＴＧＡ
Ｉｎ）の拡散容量、後段選択回路３の全てのトランスフ
アゲ−）ＴＧｓｔ＊ＴＧ、、、フローティング防止回路
（５Ａ）、６０入力容量、出力端子Ｔｏと接続する次段
の入力容量、及びこれらの配線容量等を駆動する必要が
あり、ドライバ回路Ａム１〜ＡＡｍ ＊ ＡＢＩ〜ＡＢ
ｎを形成するトランジスタの寸法が増大し、また、第４
図に示すように、信号伝達の遅延時間が大きくな夕波形
がなまるという欠点がある。
本発明の目的は、ドライバ回路の占有面積を縮小するこ
とができ、かつ信号伝達の遅延時間を短かくすることが
でき、また波形のなまりを防止することができる信号選
択回路を提供することＶＣ８る。
とができ、かつ信号伝達の遅延時間を短かくすることが
でき、また波形のなまりを防止することができる信号選
択回路を提供することＶＣ８る。
本発明の信号選択回路は、入力端にそれぞれ対応する入
力信号を入力し第１の制御信号に従って前記入力信号を
共通接続された出力端へそれぞれ伝達する複数の信号伝
達素子を備えた複数の前段の選択回路と、入力端をこれ
ら各前段の選択回路の出力端とそれぞれ対応して接続し
これら各前段の選択回路の出力信号に応じてこれら選択
回路の出力信号のレベルを保持しする複数の前段のフリ
ップ７０ツブと、入力端をこれら各前段の７リツプフロ
ツプの出力端とそれぞれ対応して接続し第２の制御信号
に従って前記各前段のフリップフロップの出力信号を共
通接続され７’（出力端へ伝達する複数の信号伝達素子
を備えた後段の選択回路と、入力端をこの後段の選択回
路の出力端と接続し出力端を出力端子と接続してこの後
段の選択回路の出力信号に応じてこの後段の選択回路の
出力信号のレベルを保持する後段の７リツプフロツプと
を有している。
力信号を入力し第１の制御信号に従って前記入力信号を
共通接続された出力端へそれぞれ伝達する複数の信号伝
達素子を備えた複数の前段の選択回路と、入力端をこれ
ら各前段の選択回路の出力端とそれぞれ対応して接続し
これら各前段の選択回路の出力信号に応じてこれら選択
回路の出力信号のレベルを保持しする複数の前段のフリ
ップ７０ツブと、入力端をこれら各前段の７リツプフロ
ツプの出力端とそれぞれ対応して接続し第２の制御信号
に従って前記各前段のフリップフロップの出力信号を共
通接続され７’（出力端へ伝達する複数の信号伝達素子
を備えた後段の選択回路と、入力端をこの後段の選択回
路の出力端と接続し出力端を出力端子と接続してこの後
段の選択回路の出力信号に応じてこの後段の選択回路の
出力信号のレベルを保持する後段の７リツプフロツプと
を有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
前段選択回路ＬＡ＋ＩＢは、第３図に示され従来の信号
選択回路と同様の構成、動作を有している。
選択回路と同様の構成、動作を有している。
フリップフロップ２人＋２Ｂはそれぞれ、互いに入力端
を出力端に出力端を入力端に接続した０ＭＯ８型の二つ
のインバータＩ、、Ｉ、を備え、入力端を前段選択回路
１人 、ｌＢの出力端と対応して接続し、前段選択信号
ｌＡｙｌＢの出力信号に応じてこれら出力信号のレベル
を保持し、かつ前段選択回路ＬＡ＋ｌＢがフローティン
グ状態となっても直前の出力信号のレベルを保持するフ
ローティング防止回路となっている。
を出力端に出力端を入力端に接続した０ＭＯ８型の二つ
のインバータＩ、、Ｉ、を備え、入力端を前段選択回路
１人 、ｌＢの出力端と対応して接続し、前段選択信号
ｌＡｙｌＢの出力信号に応じてこれら出力信号のレベル
を保持し、かつ前段選択回路ＬＡ＋ｌＢがフローティン
グ状態となっても直前の出力信号のレベルを保持するフ
ローティング防止回路となっている。
後段選択回路３は、入力端をフリ、ブフロップ２Ａ＋２
Ｂの出力端とそれぞれ対応して接続し出力端を共通接続
した複数のトランス７アゲートＴＧ３１．’ｒｅ３２を
備え１制御信号Φ３１．Φ３２に従ってフリ、プフロ、
プ２Ａ１２１１の出力信号を出力端へ伝達する。
Ｂの出力端とそれぞれ対応して接続し出力端を共通接続
した複数のトランス７アゲートＴＧ３１．’ｒｅ３２を
備え１制御信号Φ３１．Φ３２に従ってフリ、プフロ、
プ２Ａ１２１１の出力信号を出力端へ伝達する。
フリ、ブフロ、プ４は、互いに入力端を出力端に出力端
を入力端に接続した０ＭＯ８型の二つのインバータＩ、
、Ｉ、を備え、入力端を後段選択回路３の出力端と接続
し出力端を出力端子Ｔｏ と接続し、後段選択回路３の
出力信号に応じてこの出力信号のレベルを保持し、かつ
後段選択回路３が７０−ティング状態となっても直前の
出力信号のレベルを保持するフローティング防止回路と
なっている。
を入力端に接続した０ＭＯ８型の二つのインバータＩ、
、Ｉ、を備え、入力端を後段選択回路３の出力端と接続
し出力端を出力端子Ｔｏ と接続し、後段選択回路３の
出力信号に応じてこの出力信号のレベルを保持し、かつ
後段選択回路３が７０−ティング状態となっても直前の
出力信号のレベルを保持するフローティング防止回路と
なっている。
このように、各前段選択回路ｌＡｔ１Ｂと後段選択回路
３との間、及び後段選択回路３と出力端子Ｔｏとの間に
フローティング防止用のフリップフロップ２人＋２Ｂ
、４を設けることによシ、ドライバ回路ＡＡＩ〜ＡＡｍ
＋ ＡＢｌ〜ＡＢａは、それぞれが直接接続されてい
る一つの前段選択回路（ＩＡ。
３との間、及び後段選択回路３と出力端子Ｔｏとの間に
フローティング防止用のフリップフロップ２人＋２Ｂ
、４を設けることによシ、ドライバ回路ＡＡＩ〜ＡＡｍ
＋ ＡＢｌ〜ＡＢａは、それぞれが直接接続されてい
る一つの前段選択回路（ＩＡ。
１Ｂ ）のトランスファゲート（Ｔ ＧＡＳ −Ｔ Ｇ
ＡＩＴｌ＋ＴＧＢ、〜ＴＧＢｎ）の拡散容量と一つの７
リツプフロツプ（２Ａ１２Ｂ）の入力容量を駆動すれば
よいので、トランジスタサイズを小さくすることができ
る。
ＡＩＴｌ＋ＴＧＢ、〜ＴＧＢｎ）の拡散容量と一つの７
リツプフロツプ（２Ａ１２Ｂ）の入力容量を駆動すれば
よいので、トランジスタサイズを小さくすることができ
る。
また、フリップフロップ２人、２Ｂは後段選択回路３の
トランスファゲートＴＧＡｌ、ＴＧＡｍの拡散容量とフ
リップフロップ４０入力容量、フリップフロップ４は出
力端子Ｔｏに接続する次段の入力容量をそれぞれ駆動す
ればよいので、各部の拡散容量、入力容量等が分散され
て、駆動されることになシ、第２図に示すように、信号
伝達の遅延時間が短かくなシ、しかも波形のなまシも抑
えられる。
トランスファゲートＴＧＡｌ、ＴＧＡｍの拡散容量とフ
リップフロップ４０入力容量、フリップフロップ４は出
力端子Ｔｏに接続する次段の入力容量をそれぞれ駆動す
ればよいので、各部の拡散容量、入力容量等が分散され
て、駆動されることになシ、第２図に示すように、信号
伝達の遅延時間が短かくなシ、しかも波形のなまシも抑
えられる。
以上説明したように本発明は、各前段の選択回路と後段
の選択回路との間、及び後段の選択回路を出力端子との
間に７０−ティング防止用のフリップフロップを設けた
構成とすることにより、ドライバ回路の負荷が軽減され
るのでトランジスタサイズを小さくでき、従ってドライ
バ回路の占有面積を縮小することができ、また、各部の
拡散容量、入力容量等が分散されて駆動されるので、信
号伝達の遅延時間を短かくすることができ、しかも波形
のなまシを防止することができる効果がある。
の選択回路との間、及び後段の選択回路を出力端子との
間に７０−ティング防止用のフリップフロップを設けた
構成とすることにより、ドライバ回路の負荷が軽減され
るのでトランジスタサイズを小さくでき、従ってドライ
バ回路の占有面積を縮小することができ、また、各部の
拡散容量、入力容量等が分散されて駆動されるので、信
号伝達の遅延時間を短かくすることができ、しかも波形
のなまシを防止することができる効果がある。
の−例を示す回路図、第４図は第３図に示された信号選
択回路の課題を説明するための信号の波形図である。
択回路の課題を説明するための信号の波形図である。
ｌＡ、 １！ｌ−・パ前段選択回路、２人、２Ｂ・・・
・・・フリップフロップ、３・・・・・・後段選択回路
、４・・・・・・フリップフロップ、５Ａ、５１１．６
・・・・・・フローティング防止回路、Ａ人１〜ＡＡＩ
！１ 、 Ａｎｉ −ＡＢＩＩ・・・・・・ドライバ回
路ｍＬ＊Ｉ！・・・・−・インバータ、ＴＧＡＩ〜Ｔ
ＧＡｍ’、 Ｔ ＧＢ ｔ 〜Ｔ Ｇｉｎ ｌ Ｔ Ｇ
ｓｓ ｔ Ｔ Ｇ ３２ ”” ”・）ランスファゲー
ト。
・・・フリップフロップ、３・・・・・・後段選択回路
、４・・・・・・フリップフロップ、５Ａ、５１１．６
・・・・・・フローティング防止回路、Ａ人１〜ＡＡＩ
！１ 、 Ａｎｉ −ＡＢＩＩ・・・・・・ドライバ回
路ｍＬ＊Ｉ！・・・・−・インバータ、ＴＧＡＩ〜Ｔ
ＧＡｍ’、 Ｔ ＧＢ ｔ 〜Ｔ Ｇｉｎ ｌ Ｔ Ｇ
ｓｓ ｔ Ｔ Ｇ ３２ ”” ”・）ランスファゲー
ト。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の効果を説明するための信号の波形
図、第３図は従来の信号選択回路あ？丙 あ４丙
図に示された実施例の効果を説明するための信号の波形
図、第３図は従来の信号選択回路あ？丙 あ４丙
Claims (1)
- 入力端にそれぞれ対応する入力信号を入力し第１の制御
信号に従って前記入力信号を共通接続された出力端へそ
れぞれ伝達する複数の信号伝達素子を備えた複数の前段
の選択回路と、入力端をこれら各前段の選択回路の出力
端とそれぞれ対応して接続しこれら各前段の選択回路の
出力信号に応じてこれら選択回路の出力信号のレベルを
保持する複数の前段のフリップフロップと、入力端をこ
れら各前段のフリップフロップの出力端とそれぞれ対応
して接続し第２の制御信号に従って前記各前段のフリッ
プフロップの出力信号を共通接続された出力端へ伝達す
る複数の信号伝達素子を備えた後段の選択回路と、入力
端をこの後段の選択回路の出力端と接続し出力端を出力
端子と接続してこの後段の選択回路の出力信号に応じて
この後段の選択回路の出力信号のレベルを保持する後段
のフリップフロップとを有することを特徴とする信号選
択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP611889A JPH02185113A (ja) | 1989-01-12 | 1989-01-12 | 信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP611889A JPH02185113A (ja) | 1989-01-12 | 1989-01-12 | 信号選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02185113A true JPH02185113A (ja) | 1990-07-19 |
Family
ID=11629593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP611889A Pending JPH02185113A (ja) | 1989-01-12 | 1989-01-12 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02185113A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629812A (ja) * | 1992-07-09 | 1994-02-04 | Toshiba Corp | 電位データ選択回路 |
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
| WO2006137114A1 (ja) * | 2005-06-20 | 2006-12-28 | Fujitsu Limited | セレクタ回路及び回路接続方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200524A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | Ｃｍｏｓマルチプレクサ |
| JPS6038924A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | Ｃｍｏｓセレクタ回路 |
| JPS6047590A (ja) * | 1983-08-26 | 1985-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 時間スイツチ回路 |
| JPS6165623A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓセレクタ回路 |
| JPS62186613A (ja) * | 1986-02-12 | 1987-08-15 | Hitachi Ltd | Ｃｍｏｓ選択回路 |
-
1989
- 1989-01-12 JP JP611889A patent/JPH02185113A/ja active Pending
Patent Citations (5)
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