JPS6159014B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は同期式２進計数器に関するものであ
る。特に本発明は、トグル信号を計数器の最下位
のビツトから計数器の最上位のビツトにまで伝播
させるためにパイプライン（pipeline）方式トラ
ンジスタ配列を用いる計数器に関するものであ
る。

同期式２進計数器は当業界ではよく知られ多数
のデイジタル回路に用いられている。高速度同期
式計数器（即ち２メガヘルツより大きい周波数の
計数器）実施するには、先回り制御トグル信号技
術（look ahead toggle signal technique）が必
要である。この技術では、各計数段へのトグル信
号はすべてのより低い低次な計数段ビツトの論理
“積”に応答して生ずる。詳しくいえば、２進計
数器の０からｎ−１までのすべてのビツトが論理
“１”の状態にあるときのみ、該２進計数器のｎ
番目の計数段はトグル信号を受け、刻時信号を与
えられたとき１から０または０から１へ移る。同
様にして、休止せる計数器では、トグル信号をつ
くるためには、すべてのより低次の計数段に論理
“０”が存在することが必要である。

モス（MOS）技術では、高速度同期式２進計
数器は二位相刻時パルス（以後、φ_１およびφ_２
とする）を用いて実施されることが最も多い。こ
の種の２進計数器では、ビツトｎにトグル信号が
つくられる前にそれより低次のすべてのビツトが
論理“１”状態にあることを確めるに必要な論理
積回路としてアンド（AND）ゲートを各計数段
毎に備えることを必要とする。すべてのより低次
なビツトの状態を検知するために１個のアンドゲ
ートを用いると、必要なアンドゲートの数が多く
なるが故にシリコンの面積が大きく使われる結果
となる。例えば10段の計数器では、先回り制御ト
グル方式を実施するに、２〜10個の入力端を持つ
８個の論理ゲートが必要になる。加うるに、低次
の計数段には、すべてのより高次なアンドゲート
を動作させるに充分な駆動電流が供給されなけれ
ばならない。その結果、低次計数段には高い分岐
数すなわちフアンアウト（fan−out）が要求され
る。この高いフアンアウトの要求は、先回り制御
計数器では各低次計数段はそれより高次のすべて
の計数段を駆動しなければならず、従つて、トグ
ル信号を伝播させるアンドゲートが適当に駆動さ
れトグル信号を低次段からより高次な段に伝える
ことを保証するために、すべての低次段はその駆
動能力を増強するように緩衝されなければならな
いことから生ずるものである。

従つて本発明の一目的は、先回り制御トグル信
号方式を実施するために多数のアンドゲートを必
要としない高速度同期式２進計数器を提供するに
ある。

本発明の他の一目的は、低次計数段に緩衝を必
要としない先回り制御トグル信号方式を用いる同
期式２進計数器を提供するにある。

本発明のさらに他の一般的な目的は、使用する
シリコン面積が最小であり同時に高速度操作を許
す先回り制御トグル信号方式が備えられた高速度
周期式２進計数器を提供するにある。

本発明により、複数個の計数段を含み、各計数
段が第一の出力状態と第二の出力状態を持ち、各
計数段が与えられたトグル信号に応答して状態の
変化を受ける同期式２進計数器が提供される。

本発明の一特徴は、相次ぐ計数段の間を連結す
るゲート装置が、先の計数段の第一の状態にのみ
応答して該計数段に与えられたトグル信号を次の
計数段に伝播する点にある。

本発明の他の一特徴は、ゲート装置が先の計数
段の第二の状態に応答して、該計数段から次の計
数段へのトグル信号の伝達を閉塞する点にある。

本発明のさらに他の一特徴は、相次ぐ二つの計
数段の間を連結するゲート装置が、直前の計数段
の状態のみに応答し、それより低次の計数段から
の入力を必要とせず、それによりゲート装置が最
小のフアンアウト能力で動作しうる点にある。

本発明のさらに他の一般的な特徴は、本発明に
従つてゲート装置を用いると最小量のシリコン面
積を占有する高速度同期式２進計数器の実施が許
される点にある。

本発明の他の目的および特徴は、添付図面を参
照して記載される次の代表的実施態様からよりよ
く了解されるであろう。

添付図面の第１図は、先行技術の同期式２進計
数器を示す。第２図は本発明の同期式２進計数器
を示す。

先行技術の同期式２進計数器のブロツク線図が
示されている第１図を見ると、この計数器は計数
段１００〜１０３の如き直列に配設した複数個の
計数段から成る。各計数段は計数段１００と同じ
もので、計数段１００はインバータ１０４，１０
５および１０７の如き３個のモスインバータと、
トランジスタ１０６，１０８の如き２個のモスト
ランジスタを含む。一個のトグル信号φ_１が端子
１１０に与えられ、そこからさらにトランジスタ
１０８のゲート、正負変換器１０９の入力端に与
えられ、一個の刻時信号φ_２がトランジスタ１０
６のゲートに与えられる。各計数段は二つの出力
状態、即ち真の出力状態Ｑと相補的出力状態を
持ち、各計数段はその段に加えられたトグル信号
あるいは刻時信号に応答して状態を変えるように
設計されている。

更に詳細にいうと、インバータ１０７の出力側
が論理“１”のレベルにあるとき、インバータ１
０５の出力側は論理“０”のレベルにある。トグ
ル信号φ_１に応答してトランジスタ１０８は可能
化されインバータ１０７の出力をインバータ１０
４の入力側に与え、インバータ１０４の出力側を
論理“０”状態とする。次にトランジスタ１０６
のゲートに刻時信号φ_２が与えられると、このト
ランジスタが可能化されて、インバータ１０４に
出力側にある論理“０”状態をインバータ１０５
の入力側に伝え、それによりインバータ１０５の
出力側を論理“１”状態とする。この論理“１”
状態はインバータ１０７の出力を論理“０”状態
となるように強制し、従つて、上述のトグル信号
φ_１および刻時信号φ_２の印加に応答した状態の
変化は完了されたことになる。

第１図に示された計数器を高周波数（２メガヘ
ルツより大）で動作させるには、トグル信号を第
一の計数段１００から次の高次段に伝播させるに
先回り制御技術を用いることが必要である。前記
記載から、もし低次段がすべて論理“１”の条件
（Ｑ出力が論理“１”に等しい）にあるときは、
各高次段にトグル信号を与えなければならないこ
とを想起すべきである。ノア（NOR）ゲート１
１１，１１２，１１３は、該各ゲートの入力側が
論理“０”の条件にあるときにのみ、その出力側
に論理“１”を生ずる。たとえば、計数段１００
が論理“１”状態、その結果計数段１００の相補
的出力は論理“０”の状態にあると仮定する。端
子１１０にトグル信号が与えられそこからインバ
ータ１０９に伝えられると、トグル信号は変換さ
れ、ゲート１１１の一つの入力端子に論理“０”
状態を与える。計数段１００のＱ出力が論理
“１”であるから、ゲート１１１の残りの入力端
子も論理“０”状態にある。従つて、ゲート１１
１の出力側は論理“１”となり、計数器の段１０
１にトグル信号を与える。

前記一連の動作はゲート１１２についても適用
される。計数段１０１が真の状態にあり計数段１
００の真の状態にありトグル信号が端子１１０に
与えられたときのみに、ゲート１１２はトグル信
号を生ずる。これらの条件が満されたとき計数器
の段１０２にトグル信号が与えられる。これと同
じ一連の動作が全計数器の各段階にも適用される
ことは第１図から明らかである。

第１図は、このような先行技術の２進計数器に
固有な諸欠点を示している。第一の欠点は、多数
のノアゲートを必要とし、計数器のより高次の段
に用いるノアゲートはより多数の入力端子を必要
とすることである。例えば、ノアゲート１１３は
ｎ個の入力端子が必要である。20段の計数器に用
いるものならばゲート１１３は20個の入力端子が
必要である。各ゲートに対しそのような多数の入
力端子が必要である多数のゲートが必要になる結
果、大きな２進計数器をつくるとき、あるいは単
一のシリコンチツプに多数の２進計数器をつくる
とき、シリコンの面積を大きく使うことになる。
第１図に示された第二の欠点は、低次の計数段
が、それより高次なすべての段と組合わさつたす
べての開閉ゲートを駆動しなければならない事実
である。この要求から低次の計数段には高度のフ
アンアウトを必要とする結果となり、低次の計数
段自体はその駆動能力を増強するようにそれぞれ
出力が緩衝されることが必要になる。この必要に
よりさらに各チツプ毎にさらに能動素子が必要に
なり、さらにシリコンの面積を使うことになる。

本発明の同期式２進計数器を示す第２図を見る
と、この計数器はトグル信号の伝播にパイプライ
ン技術を用いていることが示されている。第２図
に示された２進計数器は、計数器が直列に配設し
た複数個の計数段即ち段２００〜段２０３から成
る点は前記先行技術の計数器に似ている。各計数
段は段２００と同等のもので、インバータ２１
１，２１２，２０４の如きインバータと、モスト
ランジスタ２０５，２１０の如きモストランジス
タから成る。各段は真の出力Ｑと相補的出力を
持つ。この場合、計数段２００の真の出力はイン
バータ２１１の出力であり、計数段２００の相補
的出力はインバータ２０４の出力である。

第２図に示された各計数段は、第１図の計数段
と本質的に同じように動作する。出力が論理
“１”のレベルにありトグル信号φ_１が端子２０
６に与えられたものと仮定する。トグル信号に応
答して、トランジスタ２０５は可能化され、イン
バータ２０４の論理“１”出力をインバータ２１
２の入力側に伝え、それによりインバータ２１２
の出力を論理“０”状態とする。これに続いて、
刻時信号φ_２がトランジスタ２１０に与えられそ
れによりこのトランジスタが可能化され、インバ
ータ２１２の出力端の論理“０”状態をインバー
タ２１１の入力端子に与え、インバータ２１１の
出力端を論理“１”状態になるように強制する。
このことはインバータ２０４の出力端を論理
“０”になるように強制し、それにより計数段２
００の状態を変化させる。段２０１〜２０３の
各々の計数段は、計数段２００について上に記載
した動作と同じように動作する。

前記記載の如く、第１図に示された先行技術の
計数器では、先回り制御トグル信号方式を備える
ために、複数個の入力端を持つた可成りの数の論
理ゲートが必要であることを想起すべきである。
本発明の計数器ではこのような論理ゲートは必要
ではなく、従つて先行技術の計数器に勝る長所を
持つ。詳しくいうと、計数器の最下位の数字（即
ち計数段２００）に対するトグル信号は端子２０
６に与えられるφ_１トグル信号である。計数段２
００が論理“０”状態にある、即ち段２００の
Q₀出力が論理“０”レベルにあるものと仮定す
る。論理“０”レベルにあるQ₀出力はトランジ
スタ２０７をオフ状態にする。それにより端子２
０６に与えられたトグル信号がより高次の計数段
に伝播することが防止される。同時に_０は論理
“１”レベルにあるから、トランジスタ２０８を
可能化し接続点２２０を接地する。これらのこと
により、トグル信号に対してすべての後続の計数
段は確実に閉塞される。従つて、第一の計数段が
論理“０”状態にあるとき、トランジスタ２０７
とトランジスタ２０８が共同してトグル信号のよ
り高次の計数段への伝播を防止している。

次に、計数段２００が論理“１”の状態にある
即ち計数段２００のQ₀出力が論理“１”のレベ
ルにあるものと仮定する。このレベルはトランジ
スタ２０７に与えられ、このトランジスタをオン
状態にする。同時に、段２００の_０出力は論理
“０”レベルにあり、従つてトランジスタ２０８
をオフ状態にする。この事態ではφ_１トグル信号
はトランジスタ２０７を通り接続点２２０に至
り、計数段２０１のトグル入力端に与えられる。
それにより、与えられるφ_２パルスに応答してこ
の計数段２０１は論理状態を変化させる（刻時パ
ルスφ_２はφ_１トグルパルスの後に起こる）。第
２図の示す如く、φ_２刻時パルスはまたトランジ
スタ２０９にも与えられ、それによりこのトラン
ジスタをオン状態とし、接続点２２０を接地す
る。トランジスタ２０９，２１５，２１８，２１
９は、低次のビツトが一つの状態から他の状態へ
転換する間各計数段のトグル入力を論理“０”レ
ベルに保つに必要である。このようなことが要請
されるのは、低次の計数段が状態を変化させつつ
ある時に計数段間の容量結合によつて過渡トグル
信号が生ずる可能性がある事実によるものであ
る。トランジスタ２０９，２１５，２１８，２１
９はトグル信号φ_１と刻時信号φ_２が重ならない
ように保証するために必要である。

計数段２００についての前記記載は計数段２０
１〜２０３にも等しくあてはまる。詳しくいえ
ば、計数段２０１のQ₁出力が論理“０”レベル
にあるとき、トランジスタ２１３はオフ状態とな
る。段２０１の_１出力が論理“１”レベルにあ
るからトランジスタ２１４はオン状態となる。ト
ランジスタ２１３と２１４が共同して、段２０１
が論理“０”状態にあるときトグル信号が高次の
段に伝播されることを防止する。反対に、計数段
２０１の出力が論理“１”レベルにあるときは、
Q₁出力は高いレベルにあり、それによりトラン
ジスタ２１３はオン状態となりトランジスタ２１
４はオフ状態になる。この事態では、端子２０６
に与えられたトグル信号がトランジスタ２０７お
よび接続点２２０を通つて伝播されるならば、該
トグル信号はさらにトランジスタ２１３を通つて
計数段２０２のトグル入力端に与えられる。前記
動作に同じく、トグルパルスの後にφ_２刻時パル
スが与えられるとトランジスタ２１５がオン状態
となり、それにより低次計数段の状態が変化しつ
つある間計数段２０１，２０２のトグル入力端を
接地する。そのことによつて、計数段間の容量結
合から結果する過渡トグル信号が防止される。

第２図に示された回路方式は、第１図に示され
た先行技術の方式に勝る多くの利点を提供する。
詳しくいえば、この“パイプライン”方式では、
各計数段が同数のトランジスタを駆動するように
要求されているから、計数器の長さと無関係に各
段の出力が同等な負荷特性を持つことが許され
る。加うるに、パイプライントランジスタ２０
７，２０８，２０９は制作中容易に計数段の構造
中に合体されることができ、各計数段の単一セル
を希望するだけ反復させて所要の長さの計数器と
することができる。このことは各段の出力の負荷
が計数器長さの関数として各段毎に異なる第１図
の従来の計数器とは著しい対照をなす。即ち、従
来技術の計数器では、最適の設計をするには各計
数段を個々に設計しなければならない。その上、
計数段が高次になるにつれ要求される負荷が増加
するから、各段に合体すべき装置も増大し、それ
により使用される回路面積も大きくなる。加うる
に、従来技術の計数段は互に同等ではないから、
同じセルを単に繰返すことは不可能で、各セルは
個別に設計されなければならない。このことは大
規模集積回路製作技術では著しく不利なことであ
る。前記“パイプライン”方式の利用により、10
段の計数器を通してトグル信号が50ナノ秒以内に
伝播することが示された。

トグル信号周波数は刻時信号周波数の1/2でな
ければならないから、10段計数器に於ける50ナノ
秒の伝播時間は10メガヘルツに相当する。

以上に本発明の特定の実施態様を示し記載した
が、本発明の精神を逸脱することなく種々の変法
を行いうることが了解されるであろう。

【図面の簡単な説明】

添付図面の第１図は、先行技術の同期式２進計
数器を示す。第２図は本発明の同期式２進計数器
を示す。 １００，１０１，１０２，１０３……計数段、
１０４，１０５，１０７……モスインバータ、１
０６，１０８……モストランジスタ、１０９……
インバータ、１１０……端子、１１１，１１２，
１１３……ノアゲート、２００，２０１，２０
２，２０３……計数段、２１１，２１２，２０４
……インバータ、２０５，２１０……モストラン
ジスタ、２０６……端子、２０７，２０８，２０
９……パイプライントランジスタ、２１３，２１
４，２１５，２１８，２１９……トランジスタ、
２２０……接続点。

Claims (1)

【特許請求の範囲】
1. １ 直列に配設した複数個の計数段を含み、各計
   数段が第一の出力状態と第二の出力状態を持ち、
   各計数段が与えられたトグル信号に応答して状態
   の変化を起こす２進計数器において、最下位の計
   数段２００にトグル信号φ_１を与える手段と、隣
   りあう二つの計数段の間を連結し先の計数段２０
   ０の第一の出力状態に応答して該計数段２００に
   与えられたトグル信号φ_１を次の計数段２０１に
   伝達し、先の計数段２００の第二の出力状態に応
   答してトグル信号φ_１の伝達を閉塞する第一のモ
   ス装置２０７と、与えられた刻時信号φ_２に応答
   して次の計数段に至る接続点２２０を接地する第
   二のモス装置２０９と、先の計数段２００の出力
   の論理“０”状態に応答して該接続点２２０を接
   地する第三のモス装置２０８とを備えていること
   を特徴とする２進計数器。