JPH042008B2 - - Google Patents
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- JPH042008B2 JPH042008B2 JP59186488A JP18648884A JPH042008B2 JP H042008 B2 JPH042008 B2 JP H042008B2 JP 59186488 A JP59186488 A JP 59186488A JP 18648884 A JP18648884 A JP 18648884A JP H042008 B2 JPH042008 B2 JP H042008B2
- Authority
- JP
- Japan
- Prior art keywords
- selector
- selector circuit
- control signal
- inputs
- circuit
- Prior art date
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Links
- 239000000872 buffer Substances 0.000 claims description 22
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000001771 impaired effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速で消費電力の少ないCMOSセレ
クタ回路に関するものである。
クタ回路に関するものである。
（従来の技術）
ｍ（ｍ≧2M、Ｍ２）本の入力のうちの１本を
選択する１／ｍセレクタ回路では、２本の入力の
うちから１本を選択する1/2セレクタ回路を複数
個使用する場合が一般的である。第３図にセレク
タを1/2セレクタ回路で構成した例を示す。1/8セ
レクタ回路は３ビツトの制御信号a0，a1，a2及び
その反転信号0，0，2を用いて、入力I0〜I7
のうち１本のデータをQjに転送するものである。
即ち、まずa0の値により、I0，I2，I4，I6か、I1，
I3，I5，I7のどちらかの組が選択される。選択さ
れたのがI0，I2，I4，I6の組とすると、次にa1によ
つて、I0，I4かI2，I6のどちらかの組が選択され
る。これを引き続きa2の値によつても２つのうち
一方を選択して、最終的に１つのデータのみが選
択される。
選択する１／ｍセレクタ回路では、２本の入力の
うちから１本を選択する1/2セレクタ回路を複数
個使用する場合が一般的である。第３図にセレク
タを1/2セレクタ回路で構成した例を示す。1/8セ
レクタ回路は３ビツトの制御信号a0，a1，a2及び
その反転信号0，0，2を用いて、入力I0〜I7
のうち１本のデータをQjに転送するものである。
即ち、まずa0の値により、I0，I2，I4，I6か、I1，
I3，I5，I7のどちらかの組が選択される。選択さ
れたのがI0，I2，I4，I6の組とすると、次にa1によ
つて、I0，I4かI2，I6のどちらかの組が選択され
る。これを引き続きa2の値によつても２つのうち
一方を選択して、最終的に１つのデータのみが選
択される。
次に、第４図に第３図で示した1/2セレクタ回
路の回路図を示す。(A)、(B)は、1/2セレクタ回路
としてトランスフアゲートを用いた場合である。
トランスフアゲート単体を数段接続して入力信号
の遅延、歪みが大きい場合には、通常バツフアを
挿入し波形整形を施す。
路の回路図を示す。(A)、(B)は、1/2セレクタ回路
としてトランスフアゲートを用いた場合である。
トランスフアゲート単体を数段接続して入力信号
の遅延、歪みが大きい場合には、通常バツフアを
挿入し波形整形を施す。
このバツフアとしてCMOSインバータ、Ｅ／
DMOSインバータが考えられるが、低消費電力
の観点からCMOSインバータタイプが望ましく、
(B)のセレクタを用いると(C)のようになる。
DMOSインバータが考えられるが、低消費電力
の観点からCMOSインバータタイプが望ましく、
(B)のセレクタを用いると(C)のようになる。
第５図は1/8セレクタ回路を第４図Ｂの1/2セレ
クタ回路とCMOSバツフアで構成した場合の従
来の回路図を示す。第５図においてR0〜R2は８
本の入力のうちどの１本を選択するかを決定する
制御信号a0，a1，a2を保持する回路であり、D0は
制御信号の入力、CLK0はR0〜R2に入るクロツク
信号、S1は1/8セレクタ回路が８本の入力のうち
の任意の１本選択するという接続状態にあるの
か、または８本の入力のうちどれをも選択しない
という解放状態にあるのかを指示する信号であ
る。第５図は、D0としてa2，a1，a0の値がCLK0
によつて直列入力した後、各a0，a1，a2の正転、
反転両方の信号が出力されると仮定しているが、
もちろん制御信号は並列に入力される形式でもか
まわない。
クタ回路とCMOSバツフアで構成した場合の従
来の回路図を示す。第５図においてR0〜R2は８
本の入力のうちどの１本を選択するかを決定する
制御信号a0，a1，a2を保持する回路であり、D0は
制御信号の入力、CLK0はR0〜R2に入るクロツク
信号、S1は1/8セレクタ回路が８本の入力のうち
の任意の１本選択するという接続状態にあるの
か、または８本の入力のうちどれをも選択しない
という解放状態にあるのかを指示する信号であ
る。第５図は、D0としてa2，a1，a0の値がCLK0
によつて直列入力した後、各a0，a1，a2の正転、
反転両方の信号が出力されると仮定しているが、
もちろん制御信号は並列に入力される形式でもか
まわない。
（発明が解決しようとする問題点）
このセレクタ回路に数10MHzもの高速デイジタ
ル信号を入力した場合問題となるのは、CMOS
構成であるが故に低速デイジタル信号を取扱つて
いた場合には顕著にならなかつた消費電力の増加
である。それは、第５図な従来例では、本来駆動
しなくても済む寄生容量、バツフアが駆動される
ため、入力信号の駆動用バツフアや中間部のバツ
フアでダイナミツクパワーを消費するためであ
る。即ち、第５図の1/8セレクタの場合、中間段
には２つのバツフアが存在する。今制御信号a0，
a1，a2が１、０、０の場合I1が選択されてO0に出
力される。このとき入力信号が通過していく経路
を太線で示す。図からもわかるように本来必要な
信号はI1のみであるが、他の信号がセレクタ内部
まで入り込み、駆動する必要のないバツフアA1
や寄生容量C1，C2，C3，C5，C7が不必要に高速
信号で駆動され、その分不要な動作電力を消費し
ていることになる。
ル信号を入力した場合問題となるのは、CMOS
構成であるが故に低速デイジタル信号を取扱つて
いた場合には顕著にならなかつた消費電力の増加
である。それは、第５図な従来例では、本来駆動
しなくても済む寄生容量、バツフアが駆動される
ため、入力信号の駆動用バツフアや中間部のバツ
フアでダイナミツクパワーを消費するためであ
る。即ち、第５図の1/8セレクタの場合、中間段
には２つのバツフアが存在する。今制御信号a0，
a1，a2が１、０、０の場合I1が選択されてO0に出
力される。このとき入力信号が通過していく経路
を太線で示す。図からもわかるように本来必要な
信号はI1のみであるが、他の信号がセレクタ内部
まで入り込み、駆動する必要のないバツフアA1
や寄生容量C1，C2，C3，C5，C7が不必要に高速
信号で駆動され、その分不要な動作電力を消費し
ていることになる。
このセレクタ回路を応用した例として、デイジ
タル空間スイツチLSIがある。第６図は1/8セレ
クタ回路を８個用いて、入線８本、出線８本のデ
イジタル空間スイツチLSIを構成した例であり、
I0〜I7は入線、BUはバツフアSE0〜SE7は1/8セレ
クタ回路、O0〜O7は出線を示す。デイジタル空
間スイツチLSIに第４図ｃのセレクタ回路を用い
ると入線及び出線の数が増加した場合、LSI中の
無駄な動作をするバツフアの数及び寄生容量も増
加し、入線16出線16の場合で、176回路、入線32
出線32の場合で912回路が無駄に電力を消費して
いることになる。この無駄な電力は入線32出線32
のLSIで約30MHzの高速デイジタル信号を入力し
た場合、200〜300ｍＷもの値にも達し、CMOS
の低消費電力性が損われているといつた問題があ
つた。
タル空間スイツチLSIがある。第６図は1/8セレ
クタ回路を８個用いて、入線８本、出線８本のデ
イジタル空間スイツチLSIを構成した例であり、
I0〜I7は入線、BUはバツフアSE0〜SE7は1/8セレ
クタ回路、O0〜O7は出線を示す。デイジタル空
間スイツチLSIに第４図ｃのセレクタ回路を用い
ると入線及び出線の数が増加した場合、LSI中の
無駄な動作をするバツフアの数及び寄生容量も増
加し、入線16出線16の場合で、176回路、入線32
出線32の場合で912回路が無駄に電力を消費して
いることになる。この無駄な電力は入線32出線32
のLSIで約30MHzの高速デイジタル信号を入力し
た場合、200〜300ｍＷもの値にも達し、CMOS
の低消費電力性が損われているといつた問題があ
つた。
本発明はこれらの欠点を除去するために、セレ
クタ回路中において回路規模の増加を抑えなが
ら、不必要に駆動されるバツフアの数と寄生容量
をできるだけ減らすことで消費電力の削減を図る
ことを目的とする。
クタ回路中において回路規模の増加を抑えなが
ら、不必要に駆動されるバツフアの数と寄生容量
をできるだけ減らすことで消費電力の削減を図る
ことを目的とする。
（問題点を解決するための手段）
上記目的を達成するために、本発明は非選択の
ゲートを全てオフにして入力信号をカツトすると
共に、非選択のCMOSバツフア入力を“１”あ
るいは“０”の固定値とするためのスイツチング
手段Ｑをもうける。
ゲートを全てオフにして入力信号をカツトすると
共に、非選択のCMOSバツフア入力を“１”あ
るいは“０”の固定値とするためのスイツチング
手段Ｑをもうける。
（作用）
非選択のCMOSバツフア入力を“１”あるい
は“０”の固定値としてCMOS内での電力消費
を削減するので、全体として低消費電力の
CMOSセレクタ回路が得られる。
は“０”の固定値としてCMOS内での電力消費
を削減するので、全体として低消費電力の
CMOSセレクタ回路が得られる。
（実施例）
第１図は本発明の実施例であつて、第５図と同
様、1/8セレクタを示したものであり、R0〜R2，
D0，S0，CLK0は第５図と同じである。第１図に
おいて最前段のトランスフアゲートを制御する信
号が増加し、A0〜A1のバツフアの入力を“１”
に固定するためのスイツチング手段Ｑ（Pchトラ
ンジスタ）が付加された点が第５図と大きく異な
る点である。第１図の制御回路の論理を第２図に
示す。第１図の1/8セレクタ回路の最前列の1/2セ
レクタ回路は接続／解放信号S0、選択を司る制御
信号のLSBa0およびMSBa2の３ビツトの制御信
号で制御される。即ち、S0＝０のときは1/8セレ
クタ回路が解放状態となり、最前段のトランスフ
アゲートがすべてオフとなり、I0（０）〜I7（０）
のデータを受け付けない。このとき、A0〜A1の
入力はf1，f2によつて“１”に固定となる。これ
は、A0〜A1はCMOSインバータであり、このゲ
ート入力がハイインピーダンス状態となつた場合
VDDとGNDの中間電位となりインバータでスタテ
イツク電流が流れ電力を消費する恐れがあり、こ
れを防止するためである。こうすることにより、
A0〜A1で入力はすべて“１”か“０”の固定値
となり、A0〜A1で消費する電力はリークによる
ものだけとなり著しく低消費電力化が図れる。一
方、S0＝１のときは、第１図の1/8セレクタ回路
は接続状態となり、８本の入力のうち１本を必ず
選択する。このときA0，A1の全てのバツフア並
びにセレクタ内の全ての寄生容量が駆動される必
要のないことは既に述べており、制御信号の
MSBa2によつて約半分を非動作状態とすること
が可能となる。即ち、a2＝０の場合、I0〜I3を受
け持つ上半分が動作状態となり、I4〜I7を受け持
つ下半分が非動作状態となり駆動されない。ま
た、a2＝１の場合、I4〜I7を受け持つ下半分が動
作状態となり、I0〜I3を受け持つ上半分が非動作
状態となり駆動されない。S0＝０の解放状態では
セレクタ全体が非動作状態となり、余分な寄生容
量が駆動されない。
様、1/8セレクタを示したものであり、R0〜R2，
D0，S0，CLK0は第５図と同じである。第１図に
おいて最前段のトランスフアゲートを制御する信
号が増加し、A0〜A1のバツフアの入力を“１”
に固定するためのスイツチング手段Ｑ（Pchトラ
ンジスタ）が付加された点が第５図と大きく異な
る点である。第１図の制御回路の論理を第２図に
示す。第１図の1/8セレクタ回路の最前列の1/2セ
レクタ回路は接続／解放信号S0、選択を司る制御
信号のLSBa0およびMSBa2の３ビツトの制御信
号で制御される。即ち、S0＝０のときは1/8セレ
クタ回路が解放状態となり、最前段のトランスフ
アゲートがすべてオフとなり、I0（０）〜I7（０）
のデータを受け付けない。このとき、A0〜A1の
入力はf1，f2によつて“１”に固定となる。これ
は、A0〜A1はCMOSインバータであり、このゲ
ート入力がハイインピーダンス状態となつた場合
VDDとGNDの中間電位となりインバータでスタテ
イツク電流が流れ電力を消費する恐れがあり、こ
れを防止するためである。こうすることにより、
A0〜A1で入力はすべて“１”か“０”の固定値
となり、A0〜A1で消費する電力はリークによる
ものだけとなり著しく低消費電力化が図れる。一
方、S0＝１のときは、第１図の1/8セレクタ回路
は接続状態となり、８本の入力のうち１本を必ず
選択する。このときA0，A1の全てのバツフア並
びにセレクタ内の全ての寄生容量が駆動される必
要のないことは既に述べており、制御信号の
MSBa2によつて約半分を非動作状態とすること
が可能となる。即ち、a2＝０の場合、I0〜I3を受
け持つ上半分が動作状態となり、I4〜I7を受け持
つ下半分が非動作状態となり駆動されない。ま
た、a2＝１の場合、I4〜I7を受け持つ下半分が動
作状態となり、I0〜I3を受け持つ上半分が非動作
状態となり駆動されない。S0＝０の解放状態では
セレクタ全体が非動作状態となり、余分な寄生容
量が駆動されない。
CMOSの動作時の電力はＰ∝fCV2（Ｐ：消費電
力、ｆ：周波数、Ｃ：負荷容量、Ｖ：電源電圧）
と表わせ、負荷容量に比例して、消費電力を削減
できるので、第１図の効果は大きい。
力、ｆ：周波数、Ｃ：負荷容量、Ｖ：電源電圧）
と表わせ、負荷容量に比例して、消費電力を削減
できるので、第１図の効果は大きい。
第１図において、制御回路及び制御線が増加
し、パタン面積の増加につながる、制御回路の動
作周波数は一般にセレクタ回路を通過するデータ
の周数に比べて低いことから制御回路による消費
電力の増加は無視できる。
し、パタン面積の増加につながる、制御回路の動
作周波数は一般にセレクタ回路を通過するデータ
の周数に比べて低いことから制御回路による消費
電力の増加は無視できる。
また、セレクタの規模の増大に対して制御信号
保持回路を除く制御回路の規模は一定であること
から、入力が32本、46本等の大規模セレクタ回路
に対して本発明の効果はより顕著となる。特にセ
レクタ回路を応用した第６図の空間スイツチLSI
では効果が大である。第１図において、バツフア
入力電圧固定用のトランジスタＱとしてＰ−ch
トランジスタを用いて、解放状態の出力O0を第
５図のO0と同極性（この場合“０”）としたが、
もちろんＮ−chトランジスタと制御信号として
第５図の反転信号f1，f2を用い、かつ最終段にさ
らに一段インバータを追加することでも同等の低
消費電力化を達成できる。
保持回路を除く制御回路の規模は一定であること
から、入力が32本、46本等の大規模セレクタ回路
に対して本発明の効果はより顕著となる。特にセ
レクタ回路を応用した第６図の空間スイツチLSI
では効果が大である。第１図において、バツフア
入力電圧固定用のトランジスタＱとしてＰ−ch
トランジスタを用いて、解放状態の出力O0を第
５図のO0と同極性（この場合“０”）としたが、
もちろんＮ−chトランジスタと制御信号として
第５図の反転信号f1，f2を用い、かつ最終段にさ
らに一段インバータを追加することでも同等の低
消費電力化を達成できる。
また、1/2セレクタ回路として第４図Ｂを用い
た例で説明して来たが、第４図Ａの回路を用いた
場合にも同等の効果を発揮できることは言うまで
もない。
た例で説明して来たが、第４図Ａの回路を用いた
場合にも同等の効果を発揮できることは言うまで
もない。
（発明の効果）
以上説明したように、COMSセレクタ回路に
対し本説明の回路を適用することで、駆動する必
要のないバツフア負荷容量の削減が可能となり電
力削減を図れることから、大規模なセレクタ回路
を適用したデイジタル空間スイツチLSI等の実現
に際し、その動作速度、消費電力の面で大きな利
点がある。
対し本説明の回路を適用することで、駆動する必
要のないバツフア負荷容量の削減が可能となり電
力削減を図れることから、大規模なセレクタ回路
を適用したデイジタル空間スイツチLSI等の実現
に際し、その動作速度、消費電力の面で大きな利
点がある。
第１図は本発明のセレクタ回路の実施例（1/8
セレクタ回路）を示す図、第２図は本発明のセレ
クタ回路の制御論理を示す図、第３図は２本のう
ち１本を選択する1/2セレクタを７個使用して構
成した1/8セレクタ回路の例を示す図、第４図は
１／２セレクタ回路及びCMOSバツフア、第５図は
従来のセレクタ回路、第６図は1/8セレクタ回路
を８個用いて入線８本、出線８本の空間スイツチ
LSIを構成した例を示す図である。 I0〜I7……入力、Oj……出力、S0j〜S6j……1/2
セレクタ、a0，a1，a2……８本のうち一本を選択
するための制御信号、Q1，Q2，Q4……Ｎチヤン
ネルトランジスタ（エンハンスメント形）、Q3，
Q5，Q6……Ｐチヤンネルトランジスタ（エンハ
ンスメント形）、D0……1/2セレクタ回路の出力、
BU……入線のデータを各セレクタに送り出すバ
ツフア、A0〜A1……1/2セレクタ回路の途中の段
で用いられるバツフア（第５図のA2はAND回
路）、S0……１／ｍセレクタ接続あるいは解放を
決定する制御信号、R0〜R2……８本の入線のう
ち１本選ぶセレクタ制御信号を保持する回路、
D0……R0入力信号、CLK0……R0〜R3のクロツ
ク信号、SE0〜SE7……1/8セレクタ回路、BU…
…入線のデータを各セレクタに送り出すバツフ
ア、O0〜O7……出力、b1〜f1、b2〜h2……最前列
の1/2セレクタを制御する信号。
セレクタ回路）を示す図、第２図は本発明のセレ
クタ回路の制御論理を示す図、第３図は２本のう
ち１本を選択する1/2セレクタを７個使用して構
成した1/8セレクタ回路の例を示す図、第４図は
１／２セレクタ回路及びCMOSバツフア、第５図は
従来のセレクタ回路、第６図は1/8セレクタ回路
を８個用いて入線８本、出線８本の空間スイツチ
LSIを構成した例を示す図である。 I0〜I7……入力、Oj……出力、S0j〜S6j……1/2
セレクタ、a0，a1，a2……８本のうち一本を選択
するための制御信号、Q1，Q2，Q4……Ｎチヤン
ネルトランジスタ（エンハンスメント形）、Q3，
Q5，Q6……Ｐチヤンネルトランジスタ（エンハ
ンスメント形）、D0……1/2セレクタ回路の出力、
BU……入線のデータを各セレクタに送り出すバ
ツフア、A0〜A1……1/2セレクタ回路の途中の段
で用いられるバツフア（第５図のA2はAND回
路）、S0……１／ｍセレクタ接続あるいは解放を
決定する制御信号、R0〜R2……８本の入線のう
ち１本選ぶセレクタ制御信号を保持する回路、
D0……R0入力信号、CLK0……R0〜R3のクロツ
ク信号、SE0〜SE7……1/8セレクタ回路、BU…
…入線のデータを各セレクタに送り出すバツフ
ア、O0〜O7……出力、b1〜f1、b2〜h2……最前列
の1/2セレクタを制御する信号。
Claims (1)
- 【特許請求の範囲】 １ ｍ（ｍ４の自然数）本の入力のうち任意の
１本を選択するかあるいはすべての入力を非選択
とするところの１／ｍセレクタ回路の中で、入力
数がｍ＝2M（Ｍ２の自然数）で表わされ、1/2セ
レクタ回路を（2M−１）個用い、上記1/2セレク
タ回路を２つのトランスフアゲートから構成し、
任意の1/2セレクタ回路間にCMOSバツフアを挿
入する構成のCMOSセレクタ回路において、 最前列の2M-1個の1/2セレクタ回路の2M個のト
ランスフアゲートでは、１／ｍセレクタ回路の接
続あるいは解放を決定する１ビツトの第１の制御
信号（S0）と、ｍ本の入力のうち１本を選択する
ためのＭビツトの制御信号の中で最前列の2M-1個
の1/2セレクタ回路を制御する１ビツトの第２の
制御信号（R0の内容）と、最後列の１個の1/2セ
レクタ回路を制御する１ビツトの第３の制御信号
（R2の内容）の３ビツトを用いて、第１の制御信
号が１／ｍセレクタ回路を開放状態とするところ
を示している場合には、上記2M個のトランスフア
ゲートをすべてオフ状態とすると共に最前列の
2M-1個の1/2セレクタ回路の出力を“１”あるい
は“０”の固定値とし、第１の制御信号が１／ｍ
セレクタ回路を接続状態とすることを示している
場合には、上記最前列の2M個のトランスフアゲー
トのうち第３の制御信号により選択される経路に
属さないところの2M-1個のトランスフアゲートを
すべてオフ状態とすると共に、第３の制御信号に
より選択される経路に属さないところの最前列の
2M-2個の1/2セレクタ回路の出力を“１”あるい
は“０”の固定値とするスイツチング手段Ｑをも
うけ、かつ第３の制御信号により選択される経路
に属するところの最前列の2M-1のトランススアゲ
ートを第２の制御信号で１つの1/2セレクタ回路
に入る２本の入力のうち１本を選択するように制
御し、第２段目以降の（2M-1−１）個の1/2セレ
クタ回路を第２の制御信号を除く（Ｍ−１）ビツ
トの制御信号で制御することを特徴とする
CMOSセレクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186488A JPS6165623A (ja) | 1984-09-07 | 1984-09-07 | Ｃｍｏｓセレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186488A JPS6165623A (ja) | 1984-09-07 | 1984-09-07 | Ｃｍｏｓセレクタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165623A JPS6165623A (ja) | 1986-04-04 |
| JPH042008B2 true JPH042008B2 (ja) | 1992-01-16 |
Family
ID=16189362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186488A Granted JPS6165623A (ja) | 1984-09-07 | 1984-09-07 | Ｃｍｏｓセレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165623A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691445B2 (ja) * | 1985-11-01 | 1994-11-14 | 日本電気株式会社 | 信号選択回路 |
| JPS62241425A (ja) * | 1986-04-14 | 1987-10-22 | Matsushita Electric Ind Co Ltd | 電子スイツチ装置 |
| JPH01132215A (ja) * | 1987-11-18 | 1989-05-24 | Fujitsu Ltd | 半導体装置 |
| JPH02185113A (ja) * | 1989-01-12 | 1990-07-19 | Nec Corp | 信号選択回路 |
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1984
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